Utilisation des codes correcteurs pour la synthèse fiable des circuits combinatoires à partir de composants non-fiables
L’intégration des circuits nanométriques à partir de composants non-fiables a émergé comme l’un des défis majeurs pour la conception des futurs circuits électroniques. En effet, en raison d’une forte augmentation de la densité d’intégration, des tensions d’alimentation de plus en plus faibles et des variations dans le processus technologique, les dispositifs nanoélectroniques émergents seront intrinsèquement non-fiables. Pour que l’intégration à échelle nanométrique soit économiquement viable, de nouvelles solutions de tolérance aux fautes doivent être inventées pour le traitement et le stockage des données numériques.
Ce projet postdoctoral vise à développer des solutions innovantes de tolérance aux fautes, aussi bien au niveau circuit qu’au niveau système, qui sont fondamentalement basées sur des modèles mathématiques et algorithmiques de la théorie de l’information. Les solutions recherchées s’appuieront notamment sur l’utilisation de codes correcteurs d’erreurs spécifiques, capables de fournir une protection fiable contre les erreurs même lorsqu’ils opèrent sur du matériel non-fiable. Le but est d’élaborer les bases scientifiques et de fournir une première preuve du concept, condition essentielle pour aboutir à un changement de paradigme dans la conception des futurs circuits nanométriques.
DualChannel CMOS integration in FDSOI architecture. comparaison "localized Ge enrichment" vs. "Localized SiGe epi" on ETSOI;
Le LETI est un acteur majeur dans la recherche en micro-électronique européenne notamment en ce qui concerne les technologies sur film mince FDSOI (Fully Depleted). Nous proposons des approches radicalement innovantes pour les générations ultimes de la Roadmap ITRS (sub 22nm) dont l’intégration de couches Silicium-Germanium (SiGe) dans le canal des transistors (pour augmenter les mobilités des trous et ajuster les tensions de seuil des pMOSFETs).
Les premières études ont démontré des gains significatifs du point de vue de la mobilité des porteurs, µ0, et de l’ajustement du Vth, des transistors utilisant le SiGe (C. Le Royer et al. ESSDERC 2010, IEDM 2011), mais aussi pour des circuits élémentaires (L. Hutin et al. IEDM 2010).
Afin d’approfondir le schéma d’intégration CMOS Fully Depleted DualChannel, il est nécessaire d’en quantifier plus précisément les avantages et les inconvénients (du point de vue intégration & performances des transistors/circuits). Le LETI souhaite comparer les deux approches suivantes pour les pMOSFETs (en cointégration avec nFETs sur SOI < 6nm):
.hétérostructures SiGe/SOI ("Localized SiGe epi" on SOI)
.SiGe-On-Insulator ("localized Ge enrichment" on SOI)
On peut aussi noter que d’autres éléments entrent en ligne de compte tels que : le substrat de départ (SOI ou sSOI), la concentration en Ge dans les couches SiGe.