Effet de la présence de TSV sur la fiabilité des interconnexions dans le cadre des capteurs photographiques 3 couches

Parce que la réduction des dimensions basée sur la loi empirique de Moore a atteint ses limites, une technologie d'intégration alternative, telle que l'intégration tridimensionnelle (3DI) devient le courant dominant pour de plus en plus d'applications telles que les capteurs d'image CMOS (CIS), les mémoires... La 3ème génération de CIS empile jusqu'à 3 puces interconnectées par une liaison hybride (hybrid bonding) et des vias traversant le silicium - haute densité (TSV-HD). Le bon fonctionnement et l'intégrité des dispositifs et des circuits doivent être maintenus dans une telle intégration, en particulier dans le voisinage proche des TSVs. Le budget thermique, la dilatation du cuivre (Cu pumping/protrusion), le gauchissement des plaquettes de silicium minces peuvent entraîner des problèmes de rendement électrique et de fiabilité et doivent être, en conséquence, étudiés.
Le travail consiste à évaluer l'impact du TSV sur les performances et la fiabilité (électromigration, claquage diélectrique, BTI...) des interconnexions (BEOL) et des composants actifs (FEOL). Les données acquises permettront de définir des règles de conception et en particulier une zone interdite/d'exclusion potentielle (KOZ) et de calibrer un modèle éléments finis.

Développement de sondes de force optomécaniques pour l’AFM rapide

Le sujet proposé s’inscrit dans le cadre d’un projet CARNOT ayant pour objectif le développement d’une nouvelle génération de sondes de force basées sur une transduction optomécanique. Ces capteurs de force seront mis en place dans des microscopes AFM ultra rapides pour de l’imagerie et de la spectroscopie de force. Ils permettront notamment d’adresser des applications biologiques et biomédicales sur des échelles de temps sub-microseconde, voire nanoseconde en mode spectroscopie de force.
Des premières sondes de force optomécaniques VLSI sur silicium ont été conçues et fabriquées dans les salles blanches quasi-industrielles du LETI et ont donné lieu à des premières preuves de concept pour l’AFM rapide. Le post doctorant aura pour mission la préparation des sondes de force en vue de l’intégration de celles-ci dans un AFM rapide développé par notre partenaire au CNRS LAAS (Toulouse). Il sera en charge des opérations back end, de la libération des structures, de leur observation (SEM, microscopies), jusqu’au packaging optique avec des férules à base de fibres optiques. Il participera également au développement d’un banc de test des composants avant et après packaging pour sélectionner les composants et valider les sondes avant intégration dans un AFM.
Le post doctorant s’intéressera également au fonctionnement de la sonde en milieu liquide pour permettre ultérieurement des études AFM de phénomènes biologiques : pour cela, le développement d’un actionnement efficace (électrostatique, thermique ou optique) de la structure mécanique pourra être réalisé et appliqué expérimentalement. Un retour sur la modélisation et le design pourra ainsi être proposé à partir des mesures, afin d’assurer la compréhension de tous les phénomènes physiques observés. Enfin, le post-doctorant pourra proposer de nouveaux designs visant les hautes performances attendues. Ces dispositifs seront fabriqués par la salle blanche du Leti, puis seront testés et comparés aux performances attendues.

Modélisation multi-échelle de l’environnement électromagnétique de bits quantiques

Dans un futur proche, l’informatique quantique est susceptible de conduire à des percées majeures dans le monde du calcul haute performance et des communications cryptées. Parmi les différentes approches basées sur les semi-conducteurs, l’utilisation de bits quantiques de spin sur silicium (qubit) est une approche prometteuse puisqu’elle présente une forte compacité dotée d’un long temps de cohérence, d'une fidélité élevée et d'une rotation rapide du spin [Maurand2016], [Meunier2019]. Un défi majeur actuel dans le cadre d’une matrice de qubits est d’atteindre un contrôle individualisé.

Une matrice de qubits forme un système ouvert compact où chaque qubit ne peut être considéré comme isolé car dépendant de l’agencement des autres qubits, de leur réseau d’interconnexions et de l’empilement du back-end-of-line. L’objectif principal du post-doc est de développer plusieurs implémentations pour le contrôle de spin dans les matrices 2D de qubits en utilisant des simulations électromagnétiques (EM) allant de l’échelle nanométrique (qubit unitaire) à l’échelle millimétrique (réseau interconnecté).

Le candidat aura pour mission de i) caractériser des structures de test RF (radiofréquence) à température cryogénique en utilisant des équipements de pointe et comparer les résultats obtenus avec des simulations EM spécifiques, ii) évaluer l’efficacité du contrôle du spin et réaliser une optimisation multi-échelle allant du qubit unitaire au réseau de qubits [Niquet2020], iii) intégrer le contrôle RF du spin dans le cadre d’un réseau 2D de qubits utilisant les technologies silicium du CEA-LETI.

Le candidat aura de solides bases en RF et en microélectronique ainsi qu’une expérience de recherche en simulation EM, en caractérisation RF et en conception de structures de test. Ces travaux s’effectueront dans le cadre d’un projet de collaboration tripartite dynamique ente le CEA-LETI, le CEA-IRIG et le CNRS-Institut Néel (ERC “Qucube”).

Circuits hybrides CMOS / spintronique pour le calcul d'optimisation

Le sujet proposé s’inscrit dans le contexte de la recherche d'accélérateurs hardware pour la résolution de problèmes d’optimisation NP-difficiles. De tels problèmes, dont la résolution exacte en temps polynomial est hors de portée des machines de Turing déterministes, trouvent des applications dans divers domaines tels que les opérations logistiques, le design de circuits (e.g. placement-routage), le diagnostic médical, la gestion de réseaux intelligents (e.g. smart grid), la stratégie de management etc.
L'approche considérée s'inspire du modèle d'Ising, et repose sur l'évolution de la configuration des états binaires d'un réseau de neurones artificiels. Dans le but d'améliorer la précision du résultat ainsi que la vitesse de convergence, les éléments du réseau peuvent bénéficier d'une source d'aléas intrinsèque ajustable. Des preuves de concept récentes soulignent l'intérêt de matérialiser de tels neurones via la résistance de jonctions superparamagnétiques.

Les objectifs principaux sont la simulation, le dimensionnement puis la fabrication de réseaux d'éléments hybrides associant la circuiterie CMOS à des jonctions tunnel magnétiques. Les véhicules de test seront ensuite caractérisés en vue de démontrer leur fonctionnalité.

Ces travaux s'effectueront dans le cadre d'une collaboration scientifique entre le CEA-Leti et Spintec.

Modélisation des effets de piégeages et des fuites verticales dans les substrats épitaxiés GaN sur Si

Etat de l’art : La compréhension et la modélisation des fuites verticales et des effets de piégeages dans les substrats GaN sur Si font partie des sujets cruciaux d’études visant à améliorer les propriétés des composants de puissance sur GaN : réduction du courant de collapse et des effets d’instabilités de Vth, réduction du courant de fuite à l’état OFF.
De nombreuses universités [Longobardi et al. ISPSD 2017 / Uren et al. IEEE TED 2018 / Lu et al. IEEE TED 2018] et industriels [Moens et al. ISPSD 2017] tentent de modéliser les fuites verticales mais jusqu’à l’heure aucun mécanisme clair n’émerge de ces travaux pour les modéliser correctement sur toute la gamme de tension et températures visées. De plus la modélisation des effets de piégeages dans l’épitaxie est nécessaire à l’établissement d’un modèle TCAD de dispositif robuste et prédictif.
Pour le LETI, l’intérêt stratégique d’un tel sujet est double : 1) Comprendre et réduire les effets de piégeages dans l’épitaxie impactant le fonctionnement des dispositifs GaN sur Si (current collapse, instabilités de Vth…) 2) Atteindre les spécifications de fuites @ 650V nécessaires aux applications industrielles.
Le candidat devra prendre en charge en parallèle les caractérisations électriques et les développements de modèles TCAD :
A) Caractérisations électriques avancées (I(V), I(t), substrate ramping, C(V)) en fonction de la température et de l’illumination sur des substrats épitaxiés ou directement sur des composants finis (HEMT, Diodes, TLM)
B) Etablissement d’un modèle TCAD robuste intégrant les différentes couches de l’épitaxie afin de comprendre les effets d’instabilités des dispositifs (Vth dynamique, Ron dynamique, BTI)
C) Modélisation de la conduction verticale dans l’épitaxie dans l’optique de réduire les courants de fuites à 650V
Enfin, le candidat devra être force de proposition pour améliorer les différentes parties du substrat

Conception de circuit digitaux pour le calcul dans les mémoires non-volatiles résistives

Pour répondre à différents enjeux scientifiques et sociétaux, les circuits intégrés de demain doivent gagner en efficacité énergétique. Or, la majorité de leur énergie est aujourd’hui consommée par les transferts de données entre les blocs mémoire et logique dans des architectures circuit de type Von-Neumann. Une solution émergente et disruptive à ce problème consiste à rendre possible des calculs directement dans la mémoire (« In-Memory-Computing »). Les nouvelles technologies de mémoires résistives non-volatiles et de transistors à nanofils de silicium développées au LETI et intégrées en 3D permettraient de proposer pour la première fois une solution technologique performante et viable à un calcul intensif dans la mémoire.
Un projet transverse a commencé sur le sujet au Leti: de l’application à l’implémentation technologique, en passant par le logiciel et le circuit. Le but est de créer des nano-fonctionnalités en mixant à très faible échelle des dispositifs logiques et mémoires à très grande densité et très grosses capacités [ArXiv 2012.00061]. Un accélérateur circuit de In-Memory-Computing sera conçu et fabriqué au Leti, permettant d’améliorer les performances énergétique d’un facteur 20 par rapport à un circuit Von-Neumann de l’état de l’art.

Simulation et caractérisation électrique d’un cube logique / mémoire dédié au calcul dans la mémoire

Pour répondre à différents enjeux scientifiques et sociétaux, les circuits intégrés de demain doivent gagner en efficacité énergétique. Or, la majorité de leur énergie est aujourd’hui consommée par les transferts de données entre les blocs mémoire et logique dans des architectures circuit de type Von-Neumann. Une solution émergente et disruptive à ce problème consiste à rendre possible des calculs directement dans la mémoire (« In-Memory-Computing »). Les nouvelles technologies de mémoires résistives non-volatiles et de transistors à nanofils de silicium développées au LETI et intégrées en 3D permettraient de proposer pour la première fois une solution technologique performante et viable à un calcul intensif dans la mémoire.
Un projet transverse au leti a commencé sur le sujet: de l’application à l’implémentation technologique, en passant par le logiciel et le circuit. Le but est de créer des nano-fonctionnalités en mixant à très faible échelle des dispositifs logiques et mémoires à très grande densité et très grosses capacités. Un accélérateur circuit de In-Memory-Computing sera conçu et fabriqué au LETI, permettant d’améliorer les performances énergétique d’un facteur 20 par rapport à un circuit Von-Neumann de l’état de l’art.
Le poste de post-doctorant proposé s’inscrit dans ce projet et vise à simuler et caractériser un CUBE logique/mémoire dédié au "In-Memory-Computing". Le post-doctorant réalisera des caractérisations électriques de transistors et mémoires pour calibrer des modèles et fera des simulations TCAD et spice pour aider au dimensionnement de la technologie et permettre la conception des circuits.

Developement de la technologie FDSOI au delà du noeud 10nm

Le FDSOI est reconnue comme une technologie prometteuse pour les applications mobiles, l’IOT ainsi que pour les applications radiofréquences pour les futurs nœuds technologiques [1]. Le LETI est un pionnier dans la technologie FDSOI ce qui lui permet d’apporter des solutions innovantes afin de soutenir des partenaires industriels.
La réduction d’échelle du FDSOI au delà du nœud 10nm offres de nouvelles perspectives en termes de SOC et de performances RF. En revanche d’un point de vue intégration cela pose de nouveaux challenges. En effet le réduction de l’épaisseur du canal en dessous de 5nm devient difficile car il faut garantir une bonne mobilité des porteurs tout en conservant une bonne variabilité. Ainsi, l’introduction de solutions technologiques innovantes comme booster de performances devient nécessaire (Stress dans le canal, architectures alternatives de grille, optimisation des capacités parasites, le tout en tenant compte des règles de dessin de plus en plus agressives [2]).
La viabilité de ces nouveaux concepts devra être validée dans un premier temps par simulations TCAD et ensuite implémentés sur des lots 300mm.
Ce sujet est en ligne parfaite avec la nouvelle stratégie du LETI ainsi qu’en total accord avec l’annonce des futurs investissements [3].

Le candidat sera en charge des simulations TCAD pour définir les variantes à intégrer sur les lots jusqu’à la caractérisation électrique. Les simulations TCAD seront faites en collaboration avec l’équipe TCAD du LETI. Le candidat devra faire preuve d’innovation, de dynamisme, un bon relationnel pour travailler en équipe est indispensable.

[1] 22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications, R. Carter et al, IEEE IEDM 2016.
[2] UTBB FDSOI scaling enablers for the 10nm node, L. Grenouillet et al, IEEE S3S 2013.
[3]https://www.usinenouvelle.com/article/le-leti-investit-120-millions-d-euros-dans-sa-salle-blanche-pour-preparer-les-prochaines-innovations-dans-les-puce

Report de composants de puissance pour amélioration des performances

Une thèse actuellement dans le laboratoire a permis de démontrer l’intérêt du report d’un HEMT de puissance en GaN sur une embase métallique en cuivre vis-à-vis du self heating sans dégrader la tenue en tension du composant.
Il y a encore beaucoup de points à étudier pour améliorer au mieux les composants de puissance.

Actuellement des labos comme l’IEMN, HKUST et MIT s’intéressent à ce procédé et étudient des solutions connexes.

Nous proposons de comprendre quelle est la meilleure intégration à faire pour éliminer le self-heating et augmenter la tenue en tension du composant initial. L’impact sur la polarisation du GaN et sur la qualité du gaz 2D sera analysée.
La même approche pourra être faite si besoin sur les composants RF.
Différents empilements seront réalisés par le post-doc et il aura en charge de réaliser les caractérisations électriques. La compréhension du rôle de chaque partie de la structure sera primordiale pour décider de l’empilement final.
Ce procédé sera également amené en grandes dimensions.
Ce post-doc travaillera si besoin en collaboration avec les différentes thèses sur les composants de puissance.

Simulation de nanofils semi-métalliques

La mission du candidat sera :
• Simulation utilisant des outils ab-initio de la structure de bandes de nanofils de bismuth de différent diamètres (de 1 nm à 10 nm).
• Extraction de paramètres tes que masses effectives, densité d’états, band offsets pour ces nanofils.
• Implémentation de ces paramètres dans un simulateur NEGF pour simuler des transistors en nanofils de bismuth à diamètre variable.
• Simulation ab-initio de l’interface nanofil de bismuth – diélectrique et étude de différents éléments de passivation chimique.
• Ce travail se fera en collaboration avec le groupe LETI/DCOS/SCME/LSIM (Philippe Blaise)
• Le candidat interagirera avec une équipe expérimentale qui fabriquera les dispositifs simulés et sera amené à aider à encadrer un ou plusieurs doctorants, en collaboration avec IMEP.
• Le candidat interagirera avec le LTM pour les aider à prédire les propriétés de l’interface bismuth-isolant de grille et pour implémenter dans le simulateur les résultats de mesures sur ces interfaces (IMEP).

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