L'impact des défauts intrinsèques et extrinsèques sur le Ron dynamique et sur off-state courants de fuite des transistors latéraux à base de GaN pour la puissance

Le dopage intentionnel de transistors latéraux à haute mobilité électronique (HEMT) de puissance GaN avec des impuretés de carbone (C) est une technique courante pour réduire la conductivité du buffer et augmenter le claquage de tension. Cependant, cela se fait au prix d'une augmentation des défauts intrinsèques ainsi que d'une dégradation de la résistance dynamique (Ron) et d'effets d'effondrement du courant.
Le but de ce projet est de comparer les performances de dispositifs HEMT contenant différentes quantités de défauts extrinsèques (tels que les atomes de C) et de défauts intrinsèques (tels que les dislocations), en fonction des conditions de croissance pour guider vers une structure buffer optimisée avec une bonne dynamique de Ron et faible fuite verticale simultanément.

Étude des films de transport d'électrons et de trous pour améliorer la stabilité thermique des photodiodes à base de quantum dots III-V

Les nanocristaux semi-conducteurs ou quantum dots (QD) colloïdaux sont de nouveaux éléments de base pour la fabrication d’imageurs à haute performance ayant une détection de lumière accordable dans la gamme de longueurs d'onde SWIR. Mais ces détecteurs présentent actuellement une dégradation indésirable lorsqu’ils sont soumis à une contrainte thermique élevée. Cette dégradation peut cependant être considérablement réduite en optimisant les matériaux constitutifs de l’empilement photodiode (contacts, couche de transport des trous (HTL), couche de transport des électrons (ETL) et encapsulation), leurs épaisseurs et les procédés d’élaboration utilisés. Ainsi une étude détaillée sera menée afin de trouver les meilleurs candidats pour la HTL, l'ETL et l'électrode supérieure permettant de surmonter les limitations actuelles. La sélection des matériaux et des procédés de dépôts pour ces films minces seront choisis et étudiés parmi une variété de matériaux existants développés au LETI. Les films de QD ayant une absorption accordable entre 1 et 2,5 µm seront préparés par STMicroelectronics et le CEA-IRIG en collaboration avec d'autres partenaires. La fabrication des dispositifs (lithographie/gravure) et les tests électro-optiques seront réalisés en interne au LETI avec le soutien de STMicroelectronics.

Extraction de la rugosité de flans de lignes avec une résolution sub-nanométrique

Dans le cadre du Chips Act européen, le CEA-Leti s’engage à accompagner la miniaturisation des composants de la microélectronique demandée pour les futurs nœuds technologiques. L’étude de la rugosité est devenue cruciale car des variations ‘négligeables par le passé’ de quelques Angströms devienne critique (quelques % d’erreur) sur des objets de taille inférieures à 7 nm.
Le doctorat s’axera principalement sur l’utilisation de la diffusion centrale de rayons X (CD-SAXS) pour définir la sensibilité de l’approche. Elle sera divisée en deux parties complémentaires: premièrement via des simulations à partir d’outils en cours de développement pour identifier l’impact de cette rugosité sur le signal expérimental et deuxièmement par la conduite de mesures expérimentales sur des échantillons spécialement au CEA-LETI avec des rugosités contrôlées. Les mesures de CD-SAXS seront effectuées sur l’équipement de laboratoire de la PFNC ainsi qu’aux synchrotrons (ESRF et NSLS-II). Ces résultats seront comparés avec ceux obtenus sur les équipements de métrologie en salle blanche du CEA-LETI, telles que les microscopies AFM-3D et CD-SEM.
Cette thèse se déroulera en partie sur la Plateforme de Nanocaractérisation du LETI qui offre l’un des plus grands ensembles de techniques d’analyse et de compétences en caractérisation physique et en partie avec les équipes de caractérisation salle blanche du CEA Grenoble.

Co-optimisation des procédés de lithographie et des règles de design pour la microélectronique avancée

L’évolution des performances des circuits intégrés repose historiquement sur la réduction de la taille des composants élémentaires. Le moteur principal de cette miniaturisation est la photolithographie, étape-clé du processus de fabrication des composants à semiconducteurs. Cette étape consiste à reproduire dans une résine photosensible le dessin des circuits à réaliser. Ces motifs complexes sont générés en une seule exposition. La lumière d’une source lumineuse de très faible longueur d’onde (DeepUV) y projette l’image d’un masque. Plus la résolution optique est poussée, plus la miniaturisation des circuits est améliorée.

Lors du développement de nouvelles technologies en microélectronique (ex. FDSOI 10nm, photonique avancée), il est nécessaire d’établir des règles de dessin des circuits et en parallèle de développer les procédés de photolithographie pour reproduire ces dessins sur la puce. L’objectif de la thèse est d’établir des passerelles entre ces 2 mondes distincts mais fortement imbriqués afin de co-optimiser leur développement.

En partant d’un cas pratique pour des technologies avancées, les travaux de thèse pourront aborder les axes/problématiques suivants :
- Améliorer la précision et le temps de cycle de la calibration des modèles numériques de lithographie nécessaires à la correction des effets de proximité optique (OPC) ;
- Identifier, grâce à des caractérisations CD-SEM, les configurations « design » limites et ajuster, en fonction, les contraintes des règles de dessin ;
- Imaginer des motifs innovants qui optimiseront l’espace dimensionnel couvert et les évaluer avec un outil de simulation rigoureuse de lithographie et/ou expérimentalement ;
- Intégrer les résultats de lithographie au sein des outils « design » afin d’établir des liens de causalité avec les performances électriques des dispositifs.

La thèse se déroulera à Grenoble, au CEA-Leti, acteur reconnu internationalement pour l’ excellence des ses travaux de recherche dans le domaine de la microélectronique, et bénéfiera des moyens exceptionnels de la salle blanche de cet institut. En particulier l’étudiant(e) sera rattaché(e) au Laboratoire de PAtterning Computationnel (LPAC) qui explore l’amélioration des procédés de lithographie et de gravure en s’appuyant fortement sur les outils numériques en fort partenariat avec de nombreux acteurs industriels majeurs. Ce labarotoire regroupe une quinzaine de personnes de profil varié et complémentaire (étudiant en Master, ingénieur alternant, doctorant, technicien, ingénieur et chercheur, en CDD ou en CDI), habituées à travailler en étroite collaboration afin de permettre à chacun de s’épanouir et de contribuer collectivement à l’avancé des travaux du laboratoire.

L’étudiant(e) sera amené(e) à publier et à partager ses travaux lors de différentes conférences internationales.

Quantification des composés binaires stratégiques par photoémission haute-énergie (HAXPES) et analyse de surface combinée

La thèse a pour principal objectif d’apporter un support fiable aux étapes de qualification des procédés en salle blanche pour l’élaboration des matériaux Front-End destinés aux technologies FD-SOI avancées. Pour ce faire, des méthodologies de quantification élémentaire centrées sur l’utilisation de la spectroscopie de photoélectrons par rayons X durs (HAXPES) seront développées et fiabilisées grâce à un contexte collaboratif à multiples niveaux, interne et industriel.
Ces collaborations permettront de mutualiser un travail en amont visant à une meilleure compréhension de la quantification en HAXPES à tous les niveaux (mesure de l’intensité, types de facteur de sensibilité utilisés, reproductibilité des mesures).
Dans une seconde étape, les protocoles seront appliqués aux matériaux technologiques visés, puis optimisés. Les matériaux ciblés sont prioritairement les composés du silicium et du germanium participant à l’optimisation du canal des transistors FD-SOI avancés, tels que Si:P, SiGe et leurs dérivés (GeSn, SiGe:B). Une approche analytique combinée faisant appel à d’autres techniques de nanocaractérisation sera consolidée en identifiant les techniques les plus adéquates pour produire des données de référence (ToF-SIMS, RBS, …).
Dans un troisième temps, les aspects multi-échelle seront développés. Notamment, ils viseront à étudier dans quelle mesure la composition mesurée par HAXPES sur un matériau élaboré en amont des étapes d’intégration des transistors (pour l’optimisation des procédés de dépôt) se compare à celle déterminée par d’autre techniques (sonde atomique tomographique, TEM-EDX, TEM-EELS) en fin d’intégration de dispositifs nanométriques.

Est-il possible d’accélérer le développement des procédés gravure en utilisant les réseaux de neurones?

Le développement et la production de composants électroniques économes en énergie représente un enjeu majeur du secteur de la microélectronique. Pour y répondre, les acteurs tel que CEA-Leti et le CNRS-LTM ne se limitent pas à concevoir, fabriquer, et tester de nouvelles architectures. Ils cherchent également à développer des procédés de fabrication plus respectueux de l’environnement, et investiguent des méthodes originales pour limiter l’impact de ces développements.
Des travaux par méthodes numériques sur les étapes de procédés sont déjà menés, que ce soit au CNRS-LTM sur la simulation HPEM des procédés de gravure plasma, ou au CEA-Leti sur l’aide à l’analyse d’images issues de microscopes électroniques. A ce jour, pour devenir prédictif, ces travaux nécessitent encore des validations expérimentales. Tandis que le control de la dimension latérale des motifs formés à l’échelle nanométrique est relativement accessible, par exemple par la technique CDSEM (10 images/mn), l’information en profondeur et le profil des structures gravées nécessitent à ces échelles de recourir à la microscopie électronique en transmission, délicate et extrêmement couteuse en temps (1 image/j). En combinant les résultats de simulations numériques, les caractérisations physiques et l'acquisition rapide d'image SEM le docorant entrainera un réseau de neurone convolutifs afin de prédire les profiles gravés. Ces prédictions seront d'une grande aide, un accélérateur et une source d'économie lors du développement des futures procédés.

Réalisation de grilles MOSFET au nœud sub-10nm sur FD-SOI

Dans le cadre du projet NextGen et du ChipACT Européen permettant d’assurer la souveraineté et la compétitivité de la France et de l’Europe en matière de nano-composants électroniques, le CEA-LETI lance la conception de nouvelles puces FD-SOI. Déjà présents au quotidien dans le secteur de l’automobile ou des objets connectés, les transistors FD-SOI 28-18nm sont produits en grand volume par des fondeurs de la microélectronique tel que STMicroelectronics. Cette technologie se base sur une architecture innovante permettant la réalisation de transistors plus rapides, fiables et moins énergivores que les transistors sur substrats massifs. Le passage au nœud de 10nm permettra d’améliorer les performances de cette technologie tout en étant compatible avec les enjeux de sobriété énergétique et les défis de la miniaturisation.
Le transistor à effet de champ FET (« Field-Effect Transistor ») au nœud 10nm nécessite un empilement de grille complexes de type silicium/isolant high-k/métal. L’ajout du diélectrique high-k permet de diminuer les courants de fuite de la grille, mais son utilisation couplée à la miniaturisation des composants induit de nouvelles difficultés sur le comportement électrique du FET liées à l’hétérogénéité des matériaux constituant l’empilement de grille. Pour tenter de résoudre ces difficultés, ce doctorat se focalise sur un assemblage incluant le dépôt de films métalliques extrêmement minces sur high-k et permettant un ajustement de la tension de seuil des transistors. Afin d’étudier ces couches et réaliser les dépôts métalliques, le CEA-LETI s’équipe d’un équipement PVD de co-pulvérisation muti-cathodes sur tranche de silicium 300mm. Il permettra de réaliser des alliages et couches métalliques complexes ajustés en composition avec un contrôle de l’épaisseur à l’échelle de l’atome.

Impact et cohabitation du Lithium sur une plateforme de microélectronique

Contexte : les matériaux à base de Lithium, qu’ils soient en couches minces ou sous forme de matériaux massifs, présentent un fort intérêt avec des applications variées (batteries, composants RF...). Cependant, la cohabitation du Lithium avec les matériaux dits « standards » de la microélectronique requiert une attention particulière quant à une dissémination en salle blanche et son impact éventuelle sur les performances électriques des dispositifs. En effet, par principe de précaution, ces matériaux sont « confinés » sur des lignes de fabrication dédiées, sans complètement connaitre leur effet sur les dispositifs fabriqués. L’ambition de ce travail est de comprendre les phénomènes de dissémination du Lithium, proposer des solutions permettant de la contrôler et de tirer profit d’éventuels effets bénéfiques.
Mission : au cours de cette thèse vous travaillerez en étroite collaboration avec une équipe pluridisciplinaire d’experts du CEA et leurs partenaires. Il s’agira de mettre en évidence les vecteurs possibles de dissémination du Lithium dans des espaces communs situés en salle blanche. Par ailleurs, vous définirez une méthodologie d’identification et de quantification du lithium dans différents matériaux et aux interfaces de ceux-ci à l’aide d’outils de caractérisation physico-chimique disponibles dans les équipes « contamination métallique opérationnelle » (CMO, en salle blanche) et « faisceaux d’ions » (FI, au sein de la plateforme de nano-caractérisation (PFNC) ) du Laboratoire d’Analyse de Surfaces & Interfaces (LASI). Une importante part du travail reposera sur des méthodes d’analyse par faisceau d’ions telle que la spectrométrie de masse des ions secondaires. Cette mise en place permettra d’étudier les mécanismes et cinétique de diffusion du lithium ainsi que d’évaluer son impact sur les performances de dispositifs de type « microélectronique ».
Profil : Chimiste, physicien(ne), ingénieur(e) …, vous avez des connaissances en chimie / physique des matériaux ou semi-conducteurs. Titulaire d’un Bac+5, vous êtes curieux/se, rigoureux/se, créatif/ve et souhaitez participer à un projet de recherche de 3 ans en support à la microélectronique.

Etude et optimisation de l'erreur de placement intra-champ pour les noeuds technologiques avancés

Dans le cadre du plan de relance de la microélectronique, poussé par la directive européenne France 2030 le CEA Leti agrandit son parc équipement et développe de nouvelles technologies pour les applications futures.
L'enjeu est de mettre au point plusieurs briques technologiques permettant le transfert industriel de procédés microélectroniques descendant jusqu'au nœud technologique 10nm.
La lithographie est l'étape la plus critique dans la fabrication d'un composant, car elle permet la définition des motifs adressés (dimensions, formes etc.) c'est pourquoi le travail de R&D autour de cette étape nécessite une attention particulière pour répondre aux besoins des industries.

Jusqu'à récemment, il suffisait de considérer les deux paramètres clés qui monitorent les limites de contrôle pour une performance optimale du dispositif :
- l'uniformité dans chaque zone de la plaque de la dimension critique (CDU), c'est-à-dire la taille d'un motif de contrôle critique,
- l'overlay (OVL) - c'est-à-dire la position relative entre deux niveaux de lithographie dans chaque champ, par rapport à leur position idéale.

Cependant, la réduction de la taille des motifs requiert une vision plus globale de ces paramètres de contrôle. Nous parlons alors d'"erreur de placement" combinant CDU et OVL, répondant à la question : "où se trouve réellement le motif" par rapport à sa position idéale?

Plusieurs études (ex: Mulkens J., et al. Proc. SPIE 1014505, 2017) montrent une dépendance de l’erreur de placement avec différents paramètres: correction de la proximité optique (OPC), erreurs de fabrication des réticules, matériaux, exposition & développement, overlay, uniformité des dimensions critiques, rugosité de la largeur de ligne etc.

Le budget d'erreur de placement devient donc très critique dans l'industrie, et est fortement corrélé avec l’exploitation des capacités à l’état de l’art de l’équipement pour assurer les procédés.
Cette thèse aura donc pour but de comprendre les verrous technologiques induits par l’intégration des procédés sur les erreurs de placement à l’échelle champ et plaque, de proposer des solutions pour caractériser la déformation intra-champ et d’optimiser les performances intra-champ en lithographie 193 immersion pour répondre aux exigences des technologies sub-10nm.

Les principaux axes de cette thèse peuvent être décrits comme suit :
1/ Acquérir une compréhension des enjeux du sujet par une veille bibliographique approfondie et une connaissance des stratégies en place actuellement dans le milieu microélectronique.
2/Se familiariser avec l'environnement salle blanche et apprendre à travailler sur des équipements de nouvelle génération, en particulier sur le scanner de lithographie 193i. Plusieurs formations nécessaires au sujet seront dispensées.
3/ Tout au long de la thèse, publier (revues scientifiques) et partager les résultats et les réalisations lors de différentes conférences.
4/ Rédaction et présentation du manuscrit de la thèse

Vous serez rattaché au laboratoire de lithographie (LLIT) du département des plateformes technologiques(DPFT)au CEA-LETI.
Vous intégrerez une équipe pluridisciplinaire et dynamique composée avec des pôles d’expertise qui vont de la maitrise du procédé de photolithographie optique à des lithographies alternatives comme le nanoimprint et la lithographie ebeam, sur des équipements à la pointe en salle blanche. L’équipe travaille en forte synergie avec plusieurs partenaires industriels, facilitant un transfert rapide de ses innovations.

Cartographie chimique 3D de dispositifs CMOS avancés pour le noeud technologique 10 nm

La mise en place de la technologie FDSOI (Fully Depleted Silicon On Insulator) 10 nm fait apparaître des nouvelles contraintes sur l’architecture des transistors. En particulier, les largeurs des grilles (10 nm) demandent l’adaptation de l’intégration de la grille qui contrôle la tension seuil. La variabilité de cette tension seuil dépend de la concentration, distribution spatiale et nature des dopants des régions source et drain. Il est donc nécessaire de comprendre l’impact des conditions de dépôt de la grille, source et drain ainsi que des recuits activant électriquement les dopants sur la distribution et compositions des espèces chimiques. En conséquence, la cartographie et la quantification des espèces chimiques à l’échelle nanométrique est un des paramètres essentiels pour contrôler la recherche et le développement de dispositifs issus de nœuds technologiques avancés.
L’objectif de ce travail de thèse sera de (i) : développer des méthodologies de caractérisation 3D (distribution et compositions des espèces dans la grille et régions source-drain) de transistors, (ii) d’étudier l’impact des conditions de dépôts, de recuit d’activation et dose d’implantation sur le comportement physique des transistors. La technique centrale de caractérisation chimique sera la sonde atomique tomographique permettant d’accéder à une cartographie chimique et quantitative en trois dimensions des éléments d’un échantillon à l’échelle nanométrique.
Il est attendu de cette thèse qu’elle apporte la compréhension des mécanismes chimiques et physiques mis en jeu par les matériaux de grille ; en proposant des mécanismes d’incorporation et de diffusion de dopants dans les régions source et drain.

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