Implémentation sécurisée matérielle/logicielle de la cryptographie post-quantique sur des plateformes RISC-V

Les algorithmes de cryptographie à clé publique traditionnels seront considérés comme obsolètes lorsqu'un ordinateur quantique à grande échelle sera réalisé avec succès. En conséquence, le National Institute of Standards and Technology (NIST) aux États-Unis a lancé une initiative pour développer et standardiser de nouveaux algorithmes de cryptographie post-quantique (PQC), dans le but de remplacer les mécanismes de clé publique actuels. Cependant, l'adoption des algorithmes PQC dans l'Internet des objets (IoT) et les systèmes embarqués pose plusieurs défis d'implémentation, notamment la dégradation des performances et les préoccupations de sécurité découlant de la susceptibilité potentielle aux attaques physiques par canaux auxiliaires (SCA).
L'idée de ce projet de doctorat est d'explorer la modularité, l'extensibilité et l’adaptabilité de l'ISA open source RISC-V dans le but de proposer des implémentations innovantes, sécurisées et efficaces logiciel/matériel des algorithmes PQC. L'un des principaux défis liés à l'exécution des algorithmes PQC sur les processeurs embarqués est d'obtenir de bonnes performances (c'est-à-dire une faible latence et un haut débit) et une efficacité énergétique tout en incorporant des contre-mesures contre les SCA physiques. Dans la première phase, le candidat au doctorat examinera l'état de l'art (SoA) dans le but de comprendre les faiblesses et les points d'attaque des algorithmes PQC, l'efficacité et les surcoûts des contre-mesures SoA, et les stratégies d'accélération SoA. Dans la deuxième phase, le candidat mettra en œuvre de nouvelles solutions en exploitant tous les degrés de liberté offerts par l'architecture RISC-V et caractérisera les résultats obtenus en termes de surcoût de surface, de temps d'exécution et de résistance aux SCA.
Au-delà des passionnants défis scientifiques, ce doctorat se déroulera à Grenoble, une ville pittoresque nichée dans les Alpes françaises. La recherche sera menée au CEA, dans les instituts LETI et LIST, et en collaboration avec le laboratoire TIMA

Caractérisation et conception de mémoires non volatiles à base de HfO2 durcies aux effets radiatifs

Ce sujet porte sur la caractérisation et la conception de circuits mémoires non volatiles durcis aux effets radiatifs à base de matériau HfO2. En effet, ce matériau présente des propriétés d'immunité aux radiations naturelles (spatiales) et artificielles (liées aux activités humaines) pouvant être exploitées pour fiabiliser le stockage de données dans des environnements sévères. De plus, combiné à la technologie CMOS FD-SOI, qui présente elle aussi une certaine immunité aux effets radiatifs, il est alors envisageable de mettre en œuvre des circuits mémoires très robustes sans complexifier la périphérie de pilotage, qui est alors l'élément le plus sensible. Dans cette thèse seront étudiés les mémoires ReRAM et FeRAM, qui sont des mémoires prometteuses en terme de performances, d'efficacité énergétique et de scalabilité et qui, à terme, pourraient remplacer les mémoires Flash et EEPROM classiques. Un ou plusieurs testchips sont envisagés pour mettre en œuvre de nouvelles techniques de conception robustes et se benchamarker par rapport aux solutions existantes.

Calcul analogique en mémoire pour des mécanismes attentionnels dans le contexte de l'IA

L'objectif de cette thèse est d'étudier la mise en œuvre de mécanismes attentionnels pour l'intelligence artificielle directement implémentés dans une mémoire non volatile (NVM) basée sur des technologies émergentes.

Les mécanismes attentionnels représentent une avancée importante dans les algorithmes d'Intelligence Artificielle (IA) et sont à l’origine d’un gain en performance significatif des réseaux neuronaux artificiels dits « Transformers ». Bien qu'initialement proposés pour le traitement du langage naturel, ces mécanismes sont aujourd'hui largement utilisés dans de nombreuses applications embarquées tels que la prédiction de la demande dans un réseau d’énergie/de chaleur, la maintenance prédictive, la surveillance d’infrastructures de transport ou de sites industriels, etc.
Cependant, la complexité des algorithmes basés sur l'attention nécessite un accès intensif aux données et une puissance de calcul importante, entraînant une consommation énergétique élevée, ce qui peut être rédhibitoire pour lorsque l’on cible des systèmes matériels intégrés.

La technologie des memristors non volatils permet de réaliser des fonctions de calcul entièrement analogique avec un budget d'énergie très faible tout en réalisant la fonction de stockage non volatil des paramètres des modèles d'IA. Des algorithmes massifs d'algèbre linéaire peuvent être exécutés rapidement à un coût énergétique fortement réduit. Cependant, la technologie présente des limitations sur plusieurs aspects tels que le nombre de bits pour encoder les paramètres du modèle, les dimensions maximales des matrices qui peuvent être traitées en parallèle, etc.

Cette thèse vise à résoudre ces défis dans le contexte de l’analyse et de la prédiction de séries temporelles dans des systèmes embarqués.
La tâche principale consiste à explorer le portage des mécanismes basés sur l'attention sur une technologie de memristor (utilisant le spin) développée par le laboratoire SPINTEC.
Cela implique de quantifier et de partitionner les modèles d'IA pour les aligner sur l'architecture matérielle sans compromettre les performances de la prédiction, et d'explorer la mise en œuvre de blocs de calcul IA spécifique dans la structure analogique des memristors.

Cette thèse s'inscrit dans le cadre d'une collaboration entre le CEA List, Laboratoire d’Intelligence Intégrée Multi-Capteur, Grenoble INP et le Laboratoire SPINTEC. L'étudiant bénéficiera ainsi d'une équipe interdisciplinaire et dynamique au cœur de l'écosystème IA en France, qui entretient des liens étroits avec les acteurs industriels les plus influents dans le domaine.

Conception d’algorithmes d’optimisation de contrôle de faisceau RADAR

L’arrivée sur le marché d’une nouvelle génération de Radars appelés « Imaging Radars 4D » apporte de nouvelles opportunités et de nouveaux challenges pour le développement d’algorithmes de traitement des données. Ces nouveaux capteurs, tournés vers le marché du véhicule autonome, permettent une meilleure résolution grâce à un grand nombre d’antennes. Cependant, cela implique une augmentation de la quantité de données à traiter qui nécessite des ressources de calcul importantes.
L’objectif de cette thèse est de développer des algorithmes permettant d’optimiser la résolution du Radar tout en limitant les coûts calculatoires, afin d’embarquer le traitement au plus proche du Radar. Pour cela, des techniques permettant de contrôler la forme et la direction du faisceau Radar seront utilisées, de manière à concentrer l’énergie dans les régions jugées pertinentes. Un des enjeux est donc de réaliser une boucle de rétroaction performante permettant de contrôler les antennes Radar en fonction de la scène observée lors des mesures précédentes.
Cette thèse privilégiera une approche expérimentale grâce à l’utilisation d’un radar possédé par le laboratoire. Des outils de simulation seront également utilisés pour tester les hypothèses et dépasser les possibilités offertes par le matériel.

Réseaux de neurones sur graphes pour la prédiction de la consommation de puissance d’architectures électroniques numériques

L’analyse de consommation de puissance est une étape importante du développement d'une architecture numérique. Cette analyse de puissance est nécessaire dès le début du codage RTL (Register Transfer Level), lorsque les modifications les plus avantageuses peuvent être apportées. Lorsque les conceptions deviennent plus grandes, l'analyse de puissance repose sur des traces de simulation plus longues et devient presque impossible, car le processus génère d'énormes fichiers de simulation (> gigaoctets ou téraoctets de données) entrainant ainsi de longs délais d'exécution de l'analyse de puissance (semaines, voire mois). Pour pallier à ce problème, les modèles de puissance peuvent être utilisés permettant ainsi d’accélérer cette étape d’analyse. Il existe un large éventail de recherches sur la modélisation de la puissance au niveau du RTL, principalement basées sur des approches analytiques ou d'apprentissage. La modélisation analytique de la puissance tente de corréler les profils d'application tels que le comportement de la mémoire, le comportement des branches, etc. avec les paramètres de la micro-architecture pour créer un modèle de puissance. Alors que la modélisation de la puissance basée sur l'apprentissage génère un modèle basé sur la trace de simulation de la conception et une puissance de référence proche de la consommation réelle. La modélisation de la puissance basée sur l'apprentissage gagne en popularité car elle est plus facile à mettre en œuvre que l'approche analytique et ne nécessite pas de connaissances approfondies en matière de conception. Ces méthodes basées sur les ML ont montré une amélioration impressionnante par rapport aux méthodes analytiques. Cependant, les méthodes de ML classiques (régression linéaire, réseau de neurones, ...) sont plus adaptées à la génération d'un modèle pour une architecture donnée, ce qui les rend difficiles à utiliser pour générer un modèle généralisable. Ainsi, au cours de ces deux dernières années, quelques études ont commencé à utiliser les réseaux de neurones sur graphes (GNN) pour aborder la généralisation des modèles dans le domaine de l'automatisation de la conception électronique (EDA). L'avantage d'un GNN par rapport aux approches de ML classiques est sa capacité à apprendre directement des graphes, ce qui le rend plus adapté aux problèmes EDA.
L’objectif de cette thèse est de concevoir un modèle de consommation généralisable d’une architecture électronique numérique, basé sur du GNN. Le modèle généralisable développé devrait être capable d’estimer, en plus de la consommation moyenne, la consommation cycle à cycle de n’importe quelle architecture électronique numérique. Très peu de travaux [1,2] existent dans l’état de l’art sur l’utilisation des GNNs pour l’estimation de consommation et les modèles conçus dans ses travaux sont uniquement capables d’estimer la consommation moyenne d’une architecture. De plus, plusieurs questions de recherche importantes ne sont pas abordées dans ces travaux tels que le nombre de données (architectures) nécessaire pour la généralisation du modèle, l’impact de la structure du graphe durant l’apprentissage, la sélection des architectures utilisées pour l’apprentissage et pour le test, le choix des features, etc.
Ainsi, durant cette thèse, ces questions seront étudiées afin de connaître leur impact durant la génération du modèle.
Les travaux seront valorisés à travers la rédaction de publications scientifiques dans des conférences et des journaux, ainsi que potentiellement des brevets.

Application du calcul quantique à l’heure du NISQ au Machine Learning

L'informatique quantique est censée offrir à l'avenir un avantage dans divers algorithmes, y compris certains qui sont considérés comme difficiles pour les ordinateurs traditionnels (par exemple, la factorisation des nombres premiers). Cependant, à une époque où les ordinateurs quantiques bruités (NISQ QC) sont la norme, l'utilisation concrète des ordinateurs NISQ semble prometteuse sur des approches d'optimisation et de l'efficacité énergétique plutôt que sur les performances algorithmiques pures.

Dans ce contexte, cette thèse de doctorat vise à aborder l'utilisation des NISQ pour améliorer le processus d'apprentissage des réseaux neuronaux (NN). En effet, la phase d'apprentissage des NN est probablement le moment le plus gourmand en énergie dans les approches traditionnelles. L'utilisation de techniques d'optimisation quantique ou de résolution de systèmes linéaires quantiques pourrait potentiellement offrir un avantage énergétique, en plus du fait que la phase d'apprentissage pourrait être réalisée avec un ensemble moins étendu d'exemples d'entraînement.

Intelligence artificielle en physique à base de nanodispositifs émergents

Les récentes percées dans l'IA sont corrélées à la charge énergétique nécessaire à la définition et à l'exécution de ces modèles. Les GPUs sont le matériel préféré pour ces implémentations, car ils peuvent effectuer des multiplications matricielles configurables et hautement parallélisées à base de circuits digitales. Toutefois, pour surmonter les limites énergétiques des GPUs, il peut être nécessaire d'abandonner complètement le paradigme digital.

Une solution élégante pourrait consister à exploiter la physique intrinsèque des dispositifs électroniques de manière analogique. Par exemple, des travaux préliminaires ont déjà proposé comment l'entropie physique des dispositifs silicium peut exécuter des algorithmes d'apprentissage probabilistes, comment la relaxation de la tension dans les réseaux résistifs peut approximer les gradients, et comment l'activité des oscillateurs interconnectés peut converger vers des minimas sur les surfaces d'énergie.

L'objectif de cette thèse sera d'étudier les primitives de calcul existantes et d'en proposer de nouvelles. De plus, comme les GPU biaisent les méthodes d'IA actuelles en les basant sur la multiplication matricielle, le candidat devra également étudier l'impact de ces nouvelles primitives sur les futurs algorithmes d'IA. Une attention particulière sera portée aux technologies émergentes de nanodispositifs développées au CEA Grenoble. En fonction des intérêts du doctorant, il sera possible de concevoir, tape-out et de tester des concepts de circuits en s'appuyant sur ces technologies innovantes.

Formalisation et analyse de contre-mesures contre les attaques par injection de fautes dans des processeurs open-source

Rejoignez le CEA-List au sein de la division DSCIN pour une opportunité de doctorat dans le domaine de la sécurité matérielle et de l'analyse formelle des microarchitectures de processeurs. Cette recherche se concentre sur la formalisation et l'analyse des contre-mesures contre les attaques par injection de fautes sur des processeurs open-source. Nous visons à établir des garanties formelles pour la robustesse des processeurs face aux attaques par injection de fautes.

Le défi scientifique de la thèse réside dans la création de méthodes et d'outils pouvant analyser efficacement la robustesse des systèmes embarqués sous injection de fautes. Vous travaillerez à la prise en compte conjointe du modèle RTL du processeur cible et du programme exécuté. Les techniques d'analyse actuelles, que ce soit par simulation ou par méthodes formelles, n'ont pas la capacité d'adresser la complexité des systèmes actuels. L'objectif est d'explorer des approches novatrices pour étendre l'analyse à des programmes plus vastes et à des microarchitectures de processeurs complexes. Le travail de thèse pourra s'appuyer sur les outils de simulation RTL comme Verilator ou QuestaSim, l'outil d'analyse formelle µARCHIFI développé au CEA-List, et des implémentations open-source de processeurs sécurisés comme le processeur RISC-V CV32E40S.

Votre travail ouvrira la voie à la conception de techniques et d'outils efficaces ayant le potentiel de rationaliser l'évaluation des systèmes sécurisés, impactant des domaines tels que la certification (e.g., Critères Communs), et réduisant le temps de mise sur le marché lors de la phase de conception de systèmes sécurisés en permettant par exemple la conception de systèmes sûrs à partir de l'assemblage de composants open source.

Partitionnement de circuits intégrés pour le contrôle de Qubits semi-conducteurs passant à l’échelle : co-conception des fonctions cryoCMOS et à température ambiante

Les algorithmes quantiques capable de démontrer un avantage quantique nécessiteront l’utilisation de processeurs quantiques (QPU) dotés de plusieurs milliers de Qubits. La conception d’un tel calculateur quantique est un défi pluridisciplinaire au cœur de l’ingénierie quantique. L’électronique de contrôle y fait face à des contraintes particulières liées à la température cryogénique à laquelle opèrent les Qubits. S’appuyant sur son expertise relative à la conception de technologies à base de silicium, le CEA vise à l’intégration de milliers de Qubits semiconducteurs au sein d’une même QPU.

L’objectif premier de cette thèse consiste à proposer une architecture de contrôle de Qubits numérique et analogique innovante passant à l’échelle en distribuant de l’électronique entre les différents étages du cryostat et l’extérieur à température ambiante. Le second objectif sera de réaliser des prototypes de cette chaîne de contrôle pour démontrer la faisabilité et les performances d’une telle architecture.

Les travaux s’appuieront sur une architecture existante à température ambiante et des blocs micro-électroniques à température cryogénique développés au sein du CEA. De nouveaux blocs et circuits seront développés pour permettre le passage à l'échelle de l'architecture quantique proposée. Les circuits correspondants seront fabriqués, testés et mesurés, et donneront lieu à des publications scientifiques.

Approche par clip pour améliorer l'efficacité énergétique des combinaisons d'intégration de matériel

Dans un contexte global d’automatisation de tâches, les réseaux de neurones artificiels sont actuellement utilisés dans de nombreux domaines nécessitant le traitement de données issu de capteurs : visions, sonores, vibrations.
Suivant différentes contraintes, le traitement de l’information peut être réalisé sur le Cloud (SIRI, AWS, TPU) ou de manière embarquée (plateforme Jetson de NVidia, Movidius, PNeuro/DNeuro du CEA-LIST). Dans ce second cas, de nombreuses contraintes matérielles doivent être prises en compte lors du dimensionnement de l’algorithme. Pour améliorer le portage sur plateforme matérielle, le LIST a développé des méthodes innovantes de l’état de l’art mondial permettant d’améliorer l’efficacité énergétique de ces plateformes.
L’efficacité énergétique des architectures Neuromorphique à technologie équivalente est contrainte par paradigme classique de la flexibilité vs l’efficacité. Autrement dit plus une architecture est capable d’effectuer des tâches (des réseaux) différentes, moins elles sont énergétiquement efficaces. Si cette relation ne peut être contournée pour une grande variété d’algorithmes, les réseaux de neurones sont des fonctions paramétriques, apprises pour une et donc potentiellement adaptables à d’autres tâches par une modification partielle de la topologie et/ou des paramètres.
Une technique,CLIP semble apporter une réponse, avec une forte capacité d'adaptation à des tâches variées et une possibilité d’utilisation de la multimodalité. Dans sa forme originelle cette méthode est présentée comme une méthode de mise en relation un texte et une image pour créer une tâche de classification.
L’objectif de la thèse est d’étudier le portage matériel de CLIP en proposant une architecture dédiée. La thèse s’organise en 3 temps forts, avec dans un premier temps une étude sur les mécanismes de CLIP, les opérations à effectuer, les conséquences sur les réseaux d’embedding. Dans le deuxième temps, les optimisations matérielles applicables à CLIP, telles que la quantification (ou autres) et une estimation de la flexibilité vs la généralité applicative. Pour finir une proposition architecturale et réalisation permettant une mesure de l’efficacité énergétique.

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