Modélisation multi-échelle de l’environnement électromagnétique de bits quantiques
Dans un futur proche, l’informatique quantique est susceptible de conduire à des percées majeures dans le monde du calcul haute performance et des communications cryptées. Parmi les différentes approches basées sur les semi-conducteurs, l’utilisation de bits quantiques de spin sur silicium (qubit) est une approche prometteuse puisqu’elle présente une forte compacité dotée d’un long temps de cohérence, d'une fidélité élevée et d'une rotation rapide du spin [Maurand2016], [Meunier2019]. Un défi majeur actuel dans le cadre d’une matrice de qubits est d’atteindre un contrôle individualisé.
Une matrice de qubits forme un système ouvert compact où chaque qubit ne peut être considéré comme isolé car dépendant de l’agencement des autres qubits, de leur réseau d’interconnexions et de l’empilement du back-end-of-line. L’objectif principal du post-doc est de développer plusieurs implémentations pour le contrôle de spin dans les matrices 2D de qubits en utilisant des simulations électromagnétiques (EM) allant de l’échelle nanométrique (qubit unitaire) à l’échelle millimétrique (réseau interconnecté).
Le candidat aura pour mission de i) caractériser des structures de test RF (radiofréquence) à température cryogénique en utilisant des équipements de pointe et comparer les résultats obtenus avec des simulations EM spécifiques, ii) évaluer l’efficacité du contrôle du spin et réaliser une optimisation multi-échelle allant du qubit unitaire au réseau de qubits [Niquet2020], iii) intégrer le contrôle RF du spin dans le cadre d’un réseau 2D de qubits utilisant les technologies silicium du CEA-LETI.
Le candidat aura de solides bases en RF et en microélectronique ainsi qu’une expérience de recherche en simulation EM, en caractérisation RF et en conception de structures de test. Ces travaux s’effectueront dans le cadre d’un projet de collaboration tripartite dynamique ente le CEA-LETI, le CEA-IRIG et le CNRS-Institut Néel (ERC “Qucube”).
Conception de mémoire magnétique asynchrone non-volatile
Dans le contexte applicatif de l’internet des objets (IoT) et des systèmes CyberPhysiques, (CPS), les systèmes « Normally off » sont principalement dans un état de veille et attendent des événements déclencheurs tels que des réveils sur compte à rebours, des dépassements de seuil, des réveils électromagnétiques ou encore des variations dans leurs environnements énergétiques pour se mettre en marche. Afin de réduire leur consommation ou par manque d’énergie, le système coupe l’alimentation de la plupart de ses composants durant cette veille. Afin de conserver les informations présentes en mémoire, nous proposons de développer une mémoire non-volatile embarquée. Les technologies de stockage magnétiques sont prometteuses afin d’atteindre tant une faible consommation qu’une rapidité d’accès aux données. De plus, à cause du comportement transitoire de ces systèmes qui passent souvent de la veille à la marche et vice versa, la logique asynchrone est naturellement envisagée pour implémenter la logique numérique. Ce sujet vise ainsi la conception d’une mémoire SRAM magnétique asynchrone dans un procédé de fabrication 28nm. Le composant mémoire devrait être développé jusqu’au dessin des masques, afin d’être caractérisé en consommation et temps d’accès, et de pouvoir être intégré efficacement avec un processeur asynchrone. Repousser les limites de l’état de l’art en proposer un tel composant permettra d’envisager des avancées considérables dans le monde des systèmes autonomes.
Modélisation des effets de piégeages et des fuites verticales dans les substrats épitaxiés GaN sur Si
Etat de l’art : La compréhension et la modélisation des fuites verticales et des effets de piégeages dans les substrats GaN sur Si font partie des sujets cruciaux d’études visant à améliorer les propriétés des composants de puissance sur GaN : réduction du courant de collapse et des effets d’instabilités de Vth, réduction du courant de fuite à l’état OFF.
De nombreuses universités [Longobardi et al. ISPSD 2017 / Uren et al. IEEE TED 2018 / Lu et al. IEEE TED 2018] et industriels [Moens et al. ISPSD 2017] tentent de modéliser les fuites verticales mais jusqu’à l’heure aucun mécanisme clair n’émerge de ces travaux pour les modéliser correctement sur toute la gamme de tension et températures visées. De plus la modélisation des effets de piégeages dans l’épitaxie est nécessaire à l’établissement d’un modèle TCAD de dispositif robuste et prédictif.
Pour le LETI, l’intérêt stratégique d’un tel sujet est double : 1) Comprendre et réduire les effets de piégeages dans l’épitaxie impactant le fonctionnement des dispositifs GaN sur Si (current collapse, instabilités de Vth…) 2) Atteindre les spécifications de fuites @ 650V nécessaires aux applications industrielles.
Le candidat devra prendre en charge en parallèle les caractérisations électriques et les développements de modèles TCAD :
A) Caractérisations électriques avancées (I(V), I(t), substrate ramping, C(V)) en fonction de la température et de l’illumination sur des substrats épitaxiés ou directement sur des composants finis (HEMT, Diodes, TLM)
B) Etablissement d’un modèle TCAD robuste intégrant les différentes couches de l’épitaxie afin de comprendre les effets d’instabilités des dispositifs (Vth dynamique, Ron dynamique, BTI)
C) Modélisation de la conduction verticale dans l’épitaxie dans l’optique de réduire les courants de fuites à 650V
Enfin, le candidat devra être force de proposition pour améliorer les différentes parties du substrat
Simulation et caractérisation électrique d’un cube logique / mémoire dédié au calcul dans la mémoire
Pour répondre à différents enjeux scientifiques et sociétaux, les circuits intégrés de demain doivent gagner en efficacité énergétique. Or, la majorité de leur énergie est aujourd’hui consommée par les transferts de données entre les blocs mémoire et logique dans des architectures circuit de type Von-Neumann. Une solution émergente et disruptive à ce problème consiste à rendre possible des calculs directement dans la mémoire (« In-Memory-Computing »). Les nouvelles technologies de mémoires résistives non-volatiles et de transistors à nanofils de silicium développées au LETI et intégrées en 3D permettraient de proposer pour la première fois une solution technologique performante et viable à un calcul intensif dans la mémoire.
Un projet transverse au leti a commencé sur le sujet: de l’application à l’implémentation technologique, en passant par le logiciel et le circuit. Le but est de créer des nano-fonctionnalités en mixant à très faible échelle des dispositifs logiques et mémoires à très grande densité et très grosses capacités. Un accélérateur circuit de In-Memory-Computing sera conçu et fabriqué au LETI, permettant d’améliorer les performances énergétique d’un facteur 20 par rapport à un circuit Von-Neumann de l’état de l’art.
Le poste de post-doctorant proposé s’inscrit dans ce projet et vise à simuler et caractériser un CUBE logique/mémoire dédié au "In-Memory-Computing". Le post-doctorant réalisera des caractérisations électriques de transistors et mémoires pour calibrer des modèles et fera des simulations TCAD et spice pour aider au dimensionnement de la technologie et permettre la conception des circuits.
Developement de la technologie FDSOI au delà du noeud 10nm
Le FDSOI est reconnue comme une technologie prometteuse pour les applications mobiles, l’IOT ainsi que pour les applications radiofréquences pour les futurs nœuds technologiques [1]. Le LETI est un pionnier dans la technologie FDSOI ce qui lui permet d’apporter des solutions innovantes afin de soutenir des partenaires industriels.
La réduction d’échelle du FDSOI au delà du nœud 10nm offres de nouvelles perspectives en termes de SOC et de performances RF. En revanche d’un point de vue intégration cela pose de nouveaux challenges. En effet le réduction de l’épaisseur du canal en dessous de 5nm devient difficile car il faut garantir une bonne mobilité des porteurs tout en conservant une bonne variabilité. Ainsi, l’introduction de solutions technologiques innovantes comme booster de performances devient nécessaire (Stress dans le canal, architectures alternatives de grille, optimisation des capacités parasites, le tout en tenant compte des règles de dessin de plus en plus agressives [2]).
La viabilité de ces nouveaux concepts devra être validée dans un premier temps par simulations TCAD et ensuite implémentés sur des lots 300mm.
Ce sujet est en ligne parfaite avec la nouvelle stratégie du LETI ainsi qu’en total accord avec l’annonce des futurs investissements [3].
Le candidat sera en charge des simulations TCAD pour définir les variantes à intégrer sur les lots jusqu’à la caractérisation électrique. Les simulations TCAD seront faites en collaboration avec l’équipe TCAD du LETI. Le candidat devra faire preuve d’innovation, de dynamisme, un bon relationnel pour travailler en équipe est indispensable.
[1] 22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications, R. Carter et al, IEEE IEDM 2016.
[2] UTBB FDSOI scaling enablers for the 10nm node, L. Grenouillet et al, IEEE S3S 2013.
[3]https://www.usinenouvelle.com/article/le-leti-investit-120-millions-d-euros-dans-sa-salle-blanche-pour-preparer-les-prochaines-innovations-dans-les-puce
Conception en vue de la fiabilité des composants microélectroniques numériques
Les mémoires non-volatiles de type flash sont un élément clé pour le développement des applications haute-température dans l’aérospatial, l’industrie automobile et l’industrie du forage. Malheureusement, le temps de rétention des mémoires flash est fortement dégradé par la haute-température et peut être considérablement diminué même à des températures plus modérées, particulièrement dans le cas où il faut stocker plusieurs bits par cellule. Cet effet peut être estompé à travers un rafraîchissement périodique des données. Le problème est que, en présence des variations de température dues à un changement des conditions environnementales et/ou de charge de travail, une fréquence de rafraîchissement fixe doit être adaptée au pire cas et risque d’entraîner des pertes en termes de performance et endurance.
Le premier objectif de ce projet est d’implémenter une méthode de rafraîchissement basée sur l’utilisation d’un compteur permettant de : (a) suivre l’évolution de l’impact de la température sur le temps de rétention des mémoires flash, (b) générer des alertes sur l’imminence d’une perte de données et (c) fournir des timestamps.
Le deuxième objectif du projet est de déterminer la loi qui gouverne l’évolution avec le temps des fautes de rétention dans une mémoire flash. Le but est l’implémentation d’une technique capable de déterminer le temps de rétention restant de chaque page mémoire en fonction de l’âge de rétention, i.e. le temps écoulé depuis le stockage des données, et le nombre des erreurs de rétention et non-rétention.
Le travail du post-doctorant inclura la publication des résultats scientifiques dans des conférences internationales et journaux de haut niveau.
Sécurisation énergétiquement efficace de fonctions de sécurité pour l’IoT en technologie FDSOI 28nm
La sécurité des objets connectés doit être efficace en énergie. Or, la plupart des travaux
autour de la sécurisation par la conception montrent un surcoût, d’un facteur
multiplicatif de 2 à 5, en surface, en performance, en puissance et en énergie, qui ne
satisfait pas les contraintes de l’IoT. Ces 5 dernières années les efforts de recherche
sur la sécurisation ont été guidés par la réduction de la surface silicium voire de la
puissance, ce qui n’implique pas toujours à une diminution de l’énergie, critère
prédominant dans les objets connectés autonomes. Le sujet de post-doc vise la sécurisation
vis à vis d’attaques potentielles, et l’optimisation en consommation énergétique, de
l’implémentation de fonctions de sécurité (capteurs de détection d’attaques, accélérateur
cryptographique, générateur de nombre aléatoire, etc.) en technologie FDSOI 28nm.
A partir de la sélection de briques de sécurité non sécurisées, disponibles sur FPGA, le
post-doc explorera les solutions de sécurisation à tous les niveaux du flot de conception
afin de proposer et de valider, dans un démonstrateur silicium, les contre-mesures les
plus efficaces en énergie tout en garantissant le niveau de sécurité choisi.
Etude de couplage substrat CMOS pour les applications millimétriques
Ce post-doctorat étudiera les couplages substrat dans les circuits radiofréquences millimétriques. Il mettra en évidence l’influence des substrats silicium dans la conception des circuits très hautes fréquences. Un travail préliminaire sera une synthèse bibliographique des méthodes de réduction de couplages sur puce des différents circuits analogique et numérique.
L’influence, que pourront avoir le positionnement au niveau routage des différents blocs, sera analysée. Le candidat étudiera ainsi les performances en bruit, parasites fréquentiels et puissance adaptés aux systèmes millimétriques à l’aide d’outils de simulations de couplage circuit. Il évaluera ensuite les différentes solutions de conception (architectures) qui permettent de réduire ces influences suivant les spécifications des différents systèmes usuels.
Les spécifications au niveau routage des différents blocs de base seront évaluées dans des configurations analogiques, numériques ou de puissances.
Cette étape permettra d’établir une comparaison quantitative entre ces différentes solutions et pourra ainsi aboutir à la d’une méthodologie de conception.
Développement d’un système de récupération d’énergie mécanique de type machine tournante à base d’aimants permanents
Cette offre de post-doctorat s’inscrit dans la thématique de la récupération d’énergie pour l’alimentation de capteurs autonomes communicants. Le post-doctorant aura pour objectif de participer au développement de récupérateurs d’énergie électromagnétiques dont le fonctionnement peut s’apparenter à celui d’une machine tournante à aimants permanents. Le candidat aura une formation en électrotechnique, aura déjà conçu, modélisé et testé des machines tournantes; dans l’idéal des machines tournantes à aimants permanents.
Les missions du (de la) candidat(e) seront :
1) Imaginer des dispositifs de récupération d’énergie en appliquant les compétences développées en machines tournantes
2) Modéliser et optimiser ces dispositifs
3) Caractériser les dispositifs
4) Participer à l’industrialisation des prototypes réalisés
Optimisation du cascode monolithique de puissance en technologie MOS-ChannelHEMT GaN/Si
Afin de répondre au besoin de la conversion d’énergie, notamment pour les applications automobile ou photovoltaïque, la technologie des transistors de puissance GaN/Si s’oriente aujourd’hui vers des composants E-mode avec des performances agressives en termes de tension de seuil (>2V), de courant nominal (100-200A), de tension de claquage (650 et 1200V) et d’immunité au phénomène de « current collapse ». Le cascode discret est assez largement utilisé aujourd’hui pour répondre à ce besoin (Transphorm, On-Semi, NXP, IR…) mais il présente certains problèmes spécifiques (inductances parasites, appairage, composants additionnels, coût, fonctionnement limité en température lié à la puce Si …). Le cascode monolithique est une version très compacte du cascode qui doit permettre d’éviter ces problèmes mais aussi d’améliorer les performances des transistors E-mode intrinsèques (MOS-C HEMT ) étudiés au Leti. D’autres acteurs du GaN ont d’ailleurs suivi une approche similaire sur une autre technologie E-mode intrinsèque de type p-GaN gate, sans nécessairement l’afficher comme telle.
Le Leti a fait récemment la démonstration de ce cascode monolithique dans le cadre d’une thèse 2014-2016 sur la base de sa technlologie MOS-C HEMT, compatible C-MOS en GaN/Si 200mm. Ce post-doc propose d’optimiser ce composant dans la continuité des travaux de thèse. Il doit permettre d’améliorer les performance de ces transistors en terme de Ron, Ron.specifique, pertes de commutation et fréquence de fonctionnement afin de répondre au besoin de nos partenaires industriels.