Méta-matériaux : conception d’une surface haute impédance intégrée à 60GHz, transposition de fréquences et potentialités à 60THz
Cape d’invisibilité, imagerie sub-longueur d’onde, substrat d’antennes fins, absorbants, etc., les structures de type méta-matériaux laissent entrevoir des applications pour certaines futuristes mais aussi bien actuelles pour d’autres, notamment si l’on considère les avancées récentes dans les domaines des matériaux, des microtechnologies et le l’optique intégrée.
Ce post-doctorat a pour objectif l’étude de structures de type surface haute impédance et de leur transposition dans des bandes de fréquences très différentes (6 GHz, 60 GHz, 60 THz) correspondant à des technologies et applications très variées.
Outre une étude bibliographique approfondie de l’état de l’art, l’étude comprendra des travaux de conception aux trois bandes de fréquence citées et une démonstration expérimentale à 6 GHz et si possible 60 GHz grâce à la réalisation de prototypes.
Internet des objets : Convertisseurs analogique/numérique reconfigurables ultra faible consommation en technologie FD-SOI avancée
Ce post doctorat adresse le contexte de l’internet des objets, des réseaux de capteurs ou des applications radiofréquences opportunistes dans lesquels les systèmes sur puce autonomes doivent en permanence s’adapter à leur environnement pour fonctionner efficacement et augmenter leur autonomie énergétique.
Dans les chaines de récepteur, le convertisseur analogique-numérique (CAN) situé entre les étages de mise en forme des signaux physiques incidents et l’ensemble du traitement du signal numérique est l’un des blocs cruciaux des systèmes sur puce. Ses caractéristiques en termes de résolution et de fréquence maximale de conversion déterminent les performances atteignables par le « System On Chip » SoC.
Ce poste s’inscrit dans l’étude, l’optimisation des performances et la réalisation physique de convertisseurs analogique-numérique qui doivent aussi être reconfigurables pour optimiser leur dépense énergétique par rapport à leur contexte environnemental. Cette étude s’appuiera sur les spécificités des technologiques FDSOI avancées pour réduire au maximum la consommation des convertisseurs.
Le post doctorant effectuera un état de l’art des topologies de convertisseurs analogiques-numériques existants, puis proposera, concevra et caractérisera une architecture intégrée en technologie FDSOI avancée.
Procédés à basse température pour l’intégration CoolCube
Actuellement, les budgets thermiques de la plupart des briques technologiques de réalisation du transistor ont pu être réduits et peuvent être compatibles avec la stabilité du transistor inférieur. Un point critique reste la réalisation d’un empilement de grille qui respecte les spécifications en fiabilité. Ce point peut être un obstacle à la réussite de cette intégration. Pour optimiser l’aspect fiabilité de l’empilement de grille, l’utilisation de recuit alternatifs comme les recuits micro-onde et laser excimer peuvent etre utilisés.
En dehors de l’aspect fiabilité, l’adaptation du travail de sorti des grilles des transistors froids est un sujet encore vierge. Cette étape se fait généralement par des recuits haute température pour faire diffuser des espèces (La, Al) au sein de l’empilement. Un des objectifs de ce travail est d’apporter des solutions alternatives pour modifier le travail de sortie avec des budgets thermiques compatibles avec l’intégration 3D séquentielle. Parmi les options étudiées l’implantation à très faible énergie et les recuits laser excimer pourront etre évalués. Des alternatives à la fabrication conventionnelle de la grille pourront être proposées. En parallèle des briques telles que les espaceurs basse temperature à base de materiaux low-k et l’épitaxie à 500°C devront être optimisée et intégrée.
Le candidat sera en charge de la définition des expériences, de leur mise en œuvre, de leur suivi et de la caractérisation électrique des échantillons. L’étude sera menée dans les salles blanches du LETI en étroite collaboration avec les équipes de process et d’intégration.
Minimisation des dommages induits par la gravure par plasma sur les flancs des motifs de semi-conducteurs III-V
Ce projet consiste en l’étude des dommages induits par la gravure par plasma sur les flancs des motifs de semi-conducteurs III-V, afin de développer des solutions technologiques innovantes capables de les minimiser. Nous cherchons à mieux comprendre par quels mécanismes et dans quelle mesure les procédés de gravure plasma modifient les flancs des motifs de semi-conducteurs III-V et les conséquences que cela induit sur les propriétés optiques des dispositifs. Le semi-conducteur étudié sera l’Al0.17Ga0.83As qui possède d’excellentes propriétés opto-électroniques et un gain paramétrique non-linéaire fort.
Le PostDoc se focalisera sur la compréhension des mécanismes d’endommagement par gravure plasma. Il s’agira de déterminer quels sont les paramètres clés de la gravure plasma qui influencent les changements structuraux et chimiques observés sur les flancs de l’Al0.17Ga0.83As ainsi que les changements des propriétés optiques. Cela nécessitera le développement d’une méthodologie de caractérisation 3D quantitative à l’échelle nanométrique des flancs de gravure, basée sur la microscopie Auger et la cathodoluminescence. L’objectif sera ensuite de corréler les défauts structuraux induits par gravure plasma aux modifications des propriétés optoélectroniques. Enfin, le travail consistera à développer un procédé de gravure plasma permettant de minimiser les dommages induits sur les flancs, en explorant des techniques innovantes et alternatives. Des procédés de restauration et de passivations de ces flancs seront aussi étudiés.
Caractérisation électro-optique de dispositifs actifs dans le visible et l’IR
Au sein du Département Intégration Hétérogène Silicium, le Laboratoire des Technologies et Composants pour la Visualisation (DIHS/LTCV)développe des systèmes OLEDs. Une de ces thématiques est axée sur l’élaboration d’OLEDs hybrides, associant dépôts par voie humide et dépôts par évaporation. Les applications visées vont des micro-écrans aux photodétecteurs, en passant par le lighting.
Dans le cadre du développement de son activité "OLEDs hybrides", le DIHS/LTCV recherche un(e) Post-doc en Electronique Organique pour un projet de recherche amont. Dans le cadre de ce poste, vous aurez en charge le développement d’empilements, la mise au point de caractérisation de dispositifs OLEDs. Une optimisation des cavités sera demandée en prenant en compte les caractéristiques des différentes couches.
Parallèlement, des mesures de caractérisations IV, CV, photoluminescence dans les domaines visibles et IR devront être adaptées pour nos applications.
Enfin, l’étude des interfaces par spectroscopie d’impédance et effet Hall pourront être menées.
Utilisation des codes correcteurs pour la synthèse fiable des circuits combinatoires à partir de composants non-fiables
L’intégration des circuits nanométriques à partir de composants non-fiables a émergé comme l’un des défis majeurs pour la conception des futurs circuits électroniques. En effet, en raison d’une forte augmentation de la densité d’intégration, des tensions d’alimentation de plus en plus faibles et des variations dans le processus technologique, les dispositifs nanoélectroniques émergents seront intrinsèquement non-fiables. Pour que l’intégration à échelle nanométrique soit économiquement viable, de nouvelles solutions de tolérance aux fautes doivent être inventées pour le traitement et le stockage des données numériques.
Ce projet postdoctoral vise à développer des solutions innovantes de tolérance aux fautes, aussi bien au niveau circuit qu’au niveau système, qui sont fondamentalement basées sur des modèles mathématiques et algorithmiques de la théorie de l’information. Les solutions recherchées s’appuieront notamment sur l’utilisation de codes correcteurs d’erreurs spécifiques, capables de fournir une protection fiable contre les erreurs même lorsqu’ils opèrent sur du matériel non-fiable. Le but est d’élaborer les bases scientifiques et de fournir une première preuve du concept, condition essentielle pour aboutir à un changement de paradigme dans la conception des futurs circuits nanométriques.
Développement et caractérisation des récepteurs CPV (concentration photovoltaïque) pour des modules CPV à haut rendement
La CPV (concentration photovoltaïque) est une technologie très prometteuse pour la génération d’éléctricité à grande échelle. Elle profite des éléments optiques à faible coût, tels que miroirs ou lentilles, pour capturer la lumière du soleil et pour la concentrer dans des cellules de petite taille. Cette technologie, qui est déjà dans un stade industriel, est basée sur des cellules solaires multi-jonction (MJSC), qui ont des rendements jusqu’à 45%.
Le candidat travaillera dans des nouvelles architectures de récepteurs conçus à partir des cellules CPV à haut rendement qui seront ultérieurement intégrées dans des modules CPV de nouvelle génération. L’ingénieur(e) de recherche devra également apprendre à caractériser ces systèmes, pour lequel il / elle va utiliser les outils disponibles au Labo CPV à l’INES (CEA). D’autres nouvelles techniques de caractérisation peuvent être aussi nécessaires.
Le candidat doit être physicien ou ingénieur avec une spécialisation dans le domaine de la physique d’état solide, de l’électronique, de l’ingénierie électrique, de la mécatronique ou similaire. Il / elle doit être docteur, de préférence dans le domaine du photovoltaïque et particulièrement en CPV. De bonnes compétences linguistiques et l’expérience de laboratoire sont nécessaires.
DualChannel CMOS integration in FDSOI architecture. comparaison "localized Ge enrichment" vs. "Localized SiGe epi" on ETSOI;
Le LETI est un acteur majeur dans la recherche en micro-électronique européenne notamment en ce qui concerne les technologies sur film mince FDSOI (Fully Depleted). Nous proposons des approches radicalement innovantes pour les générations ultimes de la Roadmap ITRS (sub 22nm) dont l’intégration de couches Silicium-Germanium (SiGe) dans le canal des transistors (pour augmenter les mobilités des trous et ajuster les tensions de seuil des pMOSFETs).
Les premières études ont démontré des gains significatifs du point de vue de la mobilité des porteurs, µ0, et de l’ajustement du Vth, des transistors utilisant le SiGe (C. Le Royer et al. ESSDERC 2010, IEDM 2011), mais aussi pour des circuits élémentaires (L. Hutin et al. IEDM 2010).
Afin d’approfondir le schéma d’intégration CMOS Fully Depleted DualChannel, il est nécessaire d’en quantifier plus précisément les avantages et les inconvénients (du point de vue intégration & performances des transistors/circuits). Le LETI souhaite comparer les deux approches suivantes pour les pMOSFETs (en cointégration avec nFETs sur SOI < 6nm):
.hétérostructures SiGe/SOI ("Localized SiGe epi" on SOI)
.SiGe-On-Insulator ("localized Ge enrichment" on SOI)
On peut aussi noter que d’autres éléments entrent en ligne de compte tels que : le substrat de départ (SOI ou sSOI), la concentration en Ge dans les couches SiGe.
Developement de modules technologique à basse temperature pour la 3D sequentielle en vue de la fin de la roadmap
L’intégration 3D séquentielle est envisagée comme l’une des solutions possibles pour la fin de la roadmap CMOS. Différents modules process ont été développés à 500°C en FDSOI planaire en intégration gate first. Cependant compte-tenus des résultats récents de stabilité des transistors du bas obtenus, des considérations de rendement, un besoin de réduire encore cette température à 450°C est envisagé.
Ainsi le post-doctorant aura en charge le développement de modules technologiques à basses températures 450°C et 500°C pour du FDSOI planaire. Une attention particulière sera apportée au développement du module grille à basse température. La modulation de la tension de seuil sera aussi adressée.
Ce travail sera fait en collaboration avec les équipes process de la plateforme technologique du LETI ainsi qu’avec les equipes de caractérisation électrique et de simulations TCAD.