Les avancées en matériaux, architectures de transistors et technologies de lithographie ont permis une croissance exponentielle des performances et de l’efficacité énergétique des circuits intégrés. De nouvelles voies, dont le fonctionnement à température cryogénique, pourraient permettre de nouvelles avancées. L’électronique cryogénique, nécessaire pour manipuler des Qubits à très basse température, est en plein essor. Des processeurs à 4.2 K utilisant 1.4 zJ par opération ont été proposés, basés sur l’électronique supraconductrice. Une autre approche consiste à réaliser des processeurs séquentiels très rapides en utilisant des technologies spécifiques et la basse température, réduisant la dissipation énergétique mais nécessitant un refroidissement. À basse température, les performances des transistors CMOS avancés augmentent, permettant de travailler à plus basse tension et d’augmenter les fréquences de fonctionnement. Cela pourrait améliorer l’efficacité séquentielle des calculateurs et simplifier la parallélisation des codes informatiques. Cependant, il faut repenser les matériaux et l’architecture des composants et circuits pour maximiser les avantages des basses températures. Le projet post-doctoral vise à déterminer si la température cryogénique offre un gain de performances suffisant pour le CMOS ou si elle doit être vue comme un catalyseur pour de nouvelles technologies de calcul haute performance. L’objectif est notamment d’évaluer l’augmentation de la vitesse de traitement avec des composants silicium conventionnels à basse température, en intégrant mesures et simulations.

Dans un futur proche, l’informatique quantique est susceptible de conduire à des percées majeures dans le monde du calcul haute performance et des communications cryptées. Parmi les différentes approches basées sur les semi-conducteurs, l’utilisation de bits quantiques de spin sur silicium (qubit) est une approche prometteuse puisqu’elle présente une forte compacité dotée d’un long temps de cohérence, d'une fidélité élevée et d'une rotation rapide du spin [Maurand2016], [Meunier2019]. Un défi majeur actuel dans le cadre d’une matrice de qubits est d’atteindre un contrôle individualisé.

Une matrice de qubits forme un système ouvert compact où chaque qubit ne peut être considéré comme isolé car dépendant de l’agencement des autres qubits, de leur réseau d’interconnexions et de l’empilement du back-end-of-line. L’objectif principal du post-doc est de développer plusieurs implémentations pour le contrôle de spin dans les matrices 2D de qubits en utilisant des simulations électromagnétiques (EM) allant de l’échelle nanométrique (qubit unitaire) à l’échelle millimétrique (réseau interconnecté).

Le candidat aura pour mission de i) caractériser des structures de test RF (radiofréquence) à température cryogénique en utilisant des équipements de pointe et comparer les résultats obtenus avec des simulations EM spécifiques, ii) évaluer l’efficacité du contrôle du spin et réaliser une optimisation multi-échelle allant du qubit unitaire au réseau de qubits [Niquet2020], iii) intégrer le contrôle RF du spin dans le cadre d’un réseau 2D de qubits utilisant les technologies silicium du CEA-LETI.

Le candidat aura de solides bases en RF et en microélectronique ainsi qu’une expérience de recherche en simulation EM, en caractérisation RF et en conception de structures de test. Ces travaux s’effectueront dans le cadre d’un projet de collaboration tripartite dynamique ente le CEA-LETI, le CEA-IRIG et le CNRS-Institut Néel (ERC “Qucube”).

Pour répondre à différents enjeux scientifiques et sociétaux, les circuits intégrés de demain doivent gagner en efficacité énergétique. Or, la majorité de leur énergie est aujourd’hui consommée par les transferts de données entre les blocs mémoire et logique dans des architectures circuit de type Von-Neumann. Une solution émergente et disruptive à ce problème consiste à rendre possible des calculs directement dans la mémoire (« In-Memory-Computing »). Les nouvelles technologies de mémoires résistives non-volatiles et de transistors à nanofils de silicium développées au LETI et intégrées en 3D permettraient de proposer pour la première fois une solution technologique performante et viable à un calcul intensif dans la mémoire.
Un projet transverse au leti a commencé sur le sujet: de l’application à l’implémentation technologique, en passant par le logiciel et le circuit. Le but est de créer des nano-fonctionnalités en mixant à très faible échelle des dispositifs logiques et mémoires à très grande densité et très grosses capacités. Un accélérateur circuit de In-Memory-Computing sera conçu et fabriqué au LETI, permettant d’améliorer les performances énergétique d’un facteur 20 par rapport à un circuit Von-Neumann de l’état de l’art.
Le poste de post-doctorant proposé s’inscrit dans ce projet et vise à simuler et caractériser un CUBE logique/mémoire dédié au "In-Memory-Computing". Le post-doctorant réalisera des caractérisations électriques de transistors et mémoires pour calibrer des modèles et fera des simulations TCAD et spice pour aider au dimensionnement de la technologie et permettre la conception des circuits.