Modélisation du bruit de charge dans les qubits de spin

Grace à de forts partenariats entre plusieurs instituts de recherche, Grenoble est pionnière dans le développement de futurs technologies à base de qubits de spin utilisant des procédés de fabrication identiques à ceux utilisés dans l’industrie de la microélectronique silicium. Le spin d’un qubit est souvent manipulé avec des signaux électriques alternatifs (AC) grâce à divers mécanismes de couplage spin-orbite (SOC) qui le couplent à des champs électriques. Cela le rend également sensible aux fluctuations de l'environnement électrique du qubit, ce qui peut entraîner une grande variabilité de qubit à qubit et du bruit de charge. Le bruit de charge dans les dispositifs à qubits de spin provient potentiellement d'événements de chargement/déchargement au sein des matériaux amorphes et défectueux (SiO2, Si3N4…) et des interfaces des dispositifs. L'objectif de ce postdoc est d'améliorer la compréhension du bruit de charge dans les dispositifs à qubits de spin grâce à des simulations à différentes échelles. Ce travail de recherche se fera à l’aide de méthode de type ab initio et également grâce à l’utilisation du code TB_Sim, développé au sein de l’institut CEA-IRIG. Ce dernier est capable de décrire des structures de qubits très réalistes en utilisant des modèles de liaison forte atomique et multi-bandes k.p.

Conception de Machines d'Ising basées sur des réseaux d'oscillateurs spintroniques couplés par circuits CMOS

Le nombre et la complexité des tâches de calculs nécessaires au développement de nos sociétés basées sur l’information et la communication sont de plus en plus importants et pose un problème prégnant en besoin énergétique. Il est ainsi indispensable de proposer de nouvelles architectures matérielles de calculateurs permettant d’améliorer drastiquement leur efficacité énergétique.
Le postdoc contribuera à la réalisation de Machines d’Ising qui sont des architectures de calcul innovantes, inspirées du monde vivant et de la physique et qui permettent de résoudre des problèmes complexes d’optimisation. Dans le cadre du projet ANR SpinIM, le postdoc contribuera à la démonstration d’une machine d’Ising basée sur le couplage électrique de nano-oscillateurs à transfert de spin (Spin Torque Nano Oscillators, STNO). En particulier il aura pour rôle de concevoir la puce CMOS réalisant le couplage paramétrable du réseau d’oscillateurs. Son rôle couvrira la modélisation Verilog A du STNO en se basant sur l’expérience de Spintec et la conception du circuit CMOS de couplage au niveau schématique et son implémentation physique (layout). Le post doc assurera la validation du circuit CMOS en laboratoire et participera à la validation fonctionnelle de la machine d’Ising sur des tâches de calcul d’optimisation. Le post doc se déroulera au sein du laboratoire LGECA qui acquis une expérience dans la co-conception spintronique-CMOS.

Conception et réalisation du contrôle magnétique de matrices de 1 000 qubits

L’ordinateur quantique est aujourd’hui un axe fort de recherche au CEA-LETI et dans de nombreux instituts et entreprises à travers le monde. En particulier, des champs magnétiques hautes fréquences localisés permettent de contrôler l’état de spin des qubits. Le passage à grande échelle (plus de 1 000 qubits) de cette technique de manipulation représente un véritable challenge technologique.
L’analyse bibliographique et les études déjà réalisées permettront de faire ressortir les avantages et les inconvénients des différentes techniques de contrôle. En collaboration avec les équipes d’intégration technologique, de simulation et de conception, de nouveaux développements technologiques et différents designs pourront être proposés pour mettre à profit les procédés disponibles (assemblages 3D, matériaux supraconducteurs…) et aboutir à la réalisation d’une preuve de concept pour le contrôle de qubits.

Modélisation multi-échelle de l’environnement électromagnétique de bits quantiques

Dans un futur proche, l’informatique quantique est susceptible de conduire à des percées majeures dans le monde du calcul haute performance et des communications cryptées. Parmi les différentes approches basées sur les semi-conducteurs, l’utilisation de bits quantiques de spin sur silicium (qubit) est une approche prometteuse puisqu’elle présente une forte compacité dotée d’un long temps de cohérence, d'une fidélité élevée et d'une rotation rapide du spin [Maurand2016], [Meunier2019]. Un défi majeur actuel dans le cadre d’une matrice de qubits est d’atteindre un contrôle individualisé.

Une matrice de qubits forme un système ouvert compact où chaque qubit ne peut être considéré comme isolé car dépendant de l’agencement des autres qubits, de leur réseau d’interconnexions et de l’empilement du back-end-of-line. L’objectif principal du post-doc est de développer plusieurs implémentations pour le contrôle de spin dans les matrices 2D de qubits en utilisant des simulations électromagnétiques (EM) allant de l’échelle nanométrique (qubit unitaire) à l’échelle millimétrique (réseau interconnecté).

Le candidat aura pour mission de i) caractériser des structures de test RF (radiofréquence) à température cryogénique en utilisant des équipements de pointe et comparer les résultats obtenus avec des simulations EM spécifiques, ii) évaluer l’efficacité du contrôle du spin et réaliser une optimisation multi-échelle allant du qubit unitaire au réseau de qubits [Niquet2020], iii) intégrer le contrôle RF du spin dans le cadre d’un réseau 2D de qubits utilisant les technologies silicium du CEA-LETI.

Le candidat aura de solides bases en RF et en microélectronique ainsi qu’une expérience de recherche en simulation EM, en caractérisation RF et en conception de structures de test. Ces travaux s’effectueront dans le cadre d’un projet de collaboration tripartite dynamique ente le CEA-LETI, le CEA-IRIG et le CNRS-Institut Néel (ERC “Qucube”).

Conception de circuit digitaux pour le calcul dans les mémoires non-volatiles résistives

Pour répondre à différents enjeux scientifiques et sociétaux, les circuits intégrés de demain doivent gagner en efficacité énergétique. Or, la majorité de leur énergie est aujourd’hui consommée par les transferts de données entre les blocs mémoire et logique dans des architectures circuit de type Von-Neumann. Une solution émergente et disruptive à ce problème consiste à rendre possible des calculs directement dans la mémoire (« In-Memory-Computing »). Les nouvelles technologies de mémoires résistives non-volatiles et de transistors à nanofils de silicium développées au LETI et intégrées en 3D permettraient de proposer pour la première fois une solution technologique performante et viable à un calcul intensif dans la mémoire.
Un projet transverse a commencé sur le sujet au Leti: de l’application à l’implémentation technologique, en passant par le logiciel et le circuit. Le but est de créer des nano-fonctionnalités en mixant à très faible échelle des dispositifs logiques et mémoires à très grande densité et très grosses capacités [ArXiv 2012.00061]. Un accélérateur circuit de In-Memory-Computing sera conçu et fabriqué au Leti, permettant d’améliorer les performances énergétique d’un facteur 20 par rapport à un circuit Von-Neumann de l’état de l’art.

Simulation et caractérisation électrique d’un cube logique / mémoire dédié au calcul dans la mémoire

Pour répondre à différents enjeux scientifiques et sociétaux, les circuits intégrés de demain doivent gagner en efficacité énergétique. Or, la majorité de leur énergie est aujourd’hui consommée par les transferts de données entre les blocs mémoire et logique dans des architectures circuit de type Von-Neumann. Une solution émergente et disruptive à ce problème consiste à rendre possible des calculs directement dans la mémoire (« In-Memory-Computing »). Les nouvelles technologies de mémoires résistives non-volatiles et de transistors à nanofils de silicium développées au LETI et intégrées en 3D permettraient de proposer pour la première fois une solution technologique performante et viable à un calcul intensif dans la mémoire.
Un projet transverse au leti a commencé sur le sujet: de l’application à l’implémentation technologique, en passant par le logiciel et le circuit. Le but est de créer des nano-fonctionnalités en mixant à très faible échelle des dispositifs logiques et mémoires à très grande densité et très grosses capacités. Un accélérateur circuit de In-Memory-Computing sera conçu et fabriqué au LETI, permettant d’améliorer les performances énergétique d’un facteur 20 par rapport à un circuit Von-Neumann de l’état de l’art.
Le poste de post-doctorant proposé s’inscrit dans ce projet et vise à simuler et caractériser un CUBE logique/mémoire dédié au "In-Memory-Computing". Le post-doctorant réalisera des caractérisations électriques de transistors et mémoires pour calibrer des modèles et fera des simulations TCAD et spice pour aider au dimensionnement de la technologie et permettre la conception des circuits.

Réalisation des neurones impulsionnels spintroniques

Dans le cadre du projet national ANR SpinSpike, le laboratoire Spintec ouvre un poste de chercheur postdoctoral. Le candidat travaillera en collaboration avec l'UMPhy CNRS-Thales et Thales TRT. L'objectif est la réalisation d'une preuve de concept de neurones artificiels en utilisant des jonctions tunnel magnétiques capables de générer des signaux et de les propager entre des neurones artificiels couplés.
Le candidat doit avoir une solide expérience en nanofabrication et doit être familiarisé avec les techniques courantes de lithographie optique et par faisceau électronique ainsi que les différentes techniques de gravure. Le candidat peut également être impliqué dans la caractérisation électrique des dispositifs.
Le poste devrait commencer le 1er avril 2021 et durer jusqu'à 2 ans conjointement entre l'équipe RF et l’équipe MRAM de Spintec. Le contrat sera géré par le CEA et financé par l'Agence ANR.
Nous offrons un environnement international et compétitif, des équipements de pointe et la possibilité d'effectuer des recherches au plus haut niveau. Nous encourageons le travail d'équipe dans un environnement diversifié et inclusif et accueillons toutes sortes de candidats. Plus d'informations sur le laboratoire Spintec www.spintec.fr.

Architecture numérique de contrôle de Qubits passant à l’échelle pour l’ordinateur quantique

Le passage à l’échelle de l’accélérateur quantique à plusieurs centaines de Qubits impose de revoir l’architecture de contrôle de la matrice en la répartissant entre les parties cryogéniques (sub-K et 4K) et l’extérieur du cryostat à température ambiante. En effet, un certain nombre de contraintes liées à l’utilisation d’un cryostat (thermiques, mécaniques) et aux propriétés des Qubits (nombre, fidélité, topologie) influent sur les choix architecturaux tels que le contrôle des Qubits, le jeu d’instructions, le stockage des mesures, le parallélisme des opérations ou la communication entre les différentes parties de l’accélérateur par exemple. L’objectif de ce post-doctorat est de définir l’architecture hors-cryostat à moyen (100-1000 Qubits) et long terme (plus de 10 000 Qubits) en partant des interfaces logicielles existantes dans les intergiciels de programmation quantique et en prenant en compte les contraintes du réseau de Qubits physiques développé au LETI.

Co-optimisation Design et Technologie de mémoires magnétorésistives pour le calcul dans la mémoire

Le coût énergétique associé aux mouvements de données à travers la hiérarchie des mémoires est devenu un facteur limitant dans les systèmes de calcul modernes. Afin d'enrayer cette tendance, des architectures innovantes favorisant un traitement plus local et parallélisable de l'information stockée sont proposées; il s'agit de "calcul proche/dans la mémoire" (Near/In-Memory Computing). Des gains importants sont anticipés, s'agissant notamment de tâches complexes (ex: optimisation combinatoire, analyse de graphes, cryptographie) et basées sur le traitement de volumes importants de données (ex: analyse de flux vidéos, bio-informatique). De telles applications sont particulièrement exigeantes en termes d'endurance, de rapidité et de densité. Les mémoires SRAM, satisfaisant les deux premiers critères, commencent à souffrir de leur surface et de leur consommation de puissance statique. Il convient donc d'évaluer des alternatives technologiques plus denses et non-volatiles, parmi lesquelles les mémoires magnétorésistives (MRAM) se distinguent en termes de compromis rapidité/endurance.

L'objectif principal sera d'estimer les améliorations permises par la MRAM en termes de compromis puissance/performance/aire (PPA), relativement aux solutions existantes à base de SRAM et pour des nœuds technologiques avancés. Une méthodologie d'analyse et de comparaison devra donc être établie pour diverses variantes MRAM, un modèle compact de l'élément mémoire permettant d'optimiser les cellules unitaires. Sur la base de ces travaux, des démonstrateurs fonctionnels IMC seront élaborés afin de quantifier l'apport de cette technologie sur un véhicule de test intégré.

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