Implémentation du TFHE sur des systèmes embarqués à architecture RISC-V
Le chiffrement entièrement homomorphe (FHE, Fully Homomorphic Encryption) est une technologie qui permet d’effectuer des calculs directement sur des données chiffrées, ce qui signifie que l’on peut traiter des informations sans jamais connaître leur contenu réel. Par exemple, elle pourrait permettre d’effectuer des recherches en ligne où le serveur ne voit jamais ce que vous cherchez, ou encore des tâches d’inférence en intelligence artificielle sur des données privées qui demeurent entièrement confidentielles. Malgré son potentiel, les implémentations actuelles du FHE restent très coûteuses en calcul et nécessitent une puissance de traitement considérable, reposant généralement sur des processeurs (CPU) ou des cartes graphiques (GPU) haut de gamme, avec une consommation énergétique importante. En particulier, l’opération de bootstrapping représente un goulet d’étranglement majeur qui empêche une adoption à grande échelle. Les implémentations du FHE basées sur CPU peuvent dépasser 20 secondes sur des architectures x86 standards, tandis que les solutions ASIC personnalisées, bien que plus rapides, sont extrêmement coûteuses, dépassant souvent 150 mm² de surface en silicium. Ce projet de doctorat vise à accélérer le schéma TFHE, une variante plus légère et plus efficace du FHE. L’objectif est de concevoir et de prototyper des implémentations innovantes de TFHE sur des systèmes basés sur RISC-V, en visant une réduction significative de la latence du bootstrapping. La recherche explorera les synergies entre les techniques d’accélération matérielle développées pour la cryptographie post-quantique et celles applicables à TFHE, ainsi que des approches d'accélération de type "tightly-coupled" entre les cœurs RISC-V et les accélérateurs dédiés. Enfin, le projet étudiera la possibilité d’intégrer un domaine de calcul entièrement homomorphe directement au sein du jeu d’instructions du processeur.
Sondage de circuits intégrés par faisceau électronique
La sécurité des systèmes numériques repose sur l’établissement de chaînes de confiance cryptographiques allant du matériel jusqu’aux applications finales. Les circuits intégrés sont à la base des chaines de confiances et stockent pour cela des secrets qui, via différentes contremesures, sont supposés non modifiables et non observables.
L’une des menaces connues dans la littérature est l’utilisation de Microscopes Électronique à Balayage (MEB) pour l’extraction de signaux sensibles. En effet, le MEB, via le phénomène de contrastes de potentiel permet de déterminer « visuellement » la valeur d’un ou plusieurs signaux présents dans une zone du circuit, cette zone pouvant être un niveau de métal ou un transistor. Cette utilisation du MEB sur la face avant des circuits est connue et mise en œuvre depuis les années 90 dans le domaine d’analyse de défaillance. Cependant cette technique est devenue inapplicable avec les progrès des technologies, notamment la finesse de gravure et l’augmentation du nombre de couche de métaux. Des travaux récents (2023) ont montré que le sondage avec MEB était possible via la face arrière du circuit, en observant les transistors via le substrat de silicium. Ces travaux ont été effectués sur des technologies assez anciennes (135 µm). Il est aujourd’hui essentiel de déterminer si ces menaces sont avérées sur les technologies récentes (Bulk, FD-SOI, FinFET), car les futures chaînes de confiance pourraient être compromise.
Un premier défi de la thèse est de fiabiliser le processus de préparation d’échantillon permettant l’accès aux parties actives des transistors via la face arrière tout en gardant le système fonctionnel. Un second défi sera de caractériser les phénomènes de contraste de potentiels et d’observations via l’instrumentation de MEB en vue d’extraire des secrets. Une fois la technique maitrisée nous chercherons à comparer l’effet de la technologie sur cette famille d’attaque et en particulier déterminer les potentiels avantages intrinsèques de la technologie FD-SOI en vue de s’en prémunir.
Cryptanalyse assistée par attaques physiques pour les schémas basés sur les codes correcteurs d’erreurs
L’évaluation de la sécurité de la cryptographie post-quantique, sous l’angle des attaques physiques, a été particulièrement étudiée dans la littérature, notamment sur les standards ML-KEM, et ML-DSA, basés sur les réseaux euclidiens. De plus, en mars 2025, le schéma HQC, basé sur les codes correcteurs d’erreurs, a été standardisé comme mécanisme d’encapsulation de clé alternatif à ML-KEM. Récemment, les Soft-Analytical Side-Channel Attacks (SASCA) ont été utilisées sur une grande variété d’algorithmes, afin de combiner l’information liée aux variables intermédiaires pour remonter au secret, apportant une forme de « correction » à l’incertitude liée aux attaques profilées. SASCA repose sur des modèles probabilistes appelés « factor graphs », sur lesquels un algorithme de « belief propagation » est appliqué. Dans le cas des attaques sur cryptosystèmes post-quantiques, il est en théorie possible d’utiliser la structure mathématique sous-jacente pour traiter la sortie d’une attaque SASCA sous la forme d’une cryptanalyse. Cela a par exemple été montré sur ML-KEM. L’objectif de cette thèse est de construire une méthodologie et les outils nécessaires de cryptanalyse et de calcul de complexité résiduelle pour la cryptographie basée sur les codes correcteurs d’erreurs. Ces outils devront prendre en compte l’information (« hints ») issue d’une attaque physique. Un second pan de la thèse sera d’étudier l’impact que peut avoir ce type d’outil sur le design de contremesures.