Design Space Exploration pour les architectures à chiplets : approches Top-Down et Bottom-Up de partitionnement
Le ralentissement de la loi de Moore, l’augmentation continue des coûts de fabrication pour des nœuds technologiques avancés et la complexité croissante des systèmes sur puce (SoC) conduisent aujourd’hui l’industrie des semi-conducteurs vers de nouveaux paradigmes d’intégration. Dans ce contexte, les architectures à chiplets apparaissent comme une solution majeure pour concevoir les systèmes électroniques de prochaine génération.
Un chiplet désigne un composant modulaire intégré au sein d’un système multi-puces (multi-chiplet system), permettant d’assembler plusieurs blocs fonctionnels spécialisés (CPU, GPU, mémoires, accélérateurs IA, FPGA, interfaces I/O, etc.) dans un même package grâce aux technologies d’intégration avancées 2.5D et 3D [1].
L’utilisation de chiplets pour la conception de circuits présente de nombreux avantages, notamment une amélioration du rendement de fabrication et une réduction des coûts de développement. Cette approche favorise également la réutilisation d’IP matérielles ainsi que l’intégration hétérogène de différentes technologies de gravure au sein d’un même système. Enfin, les chiplets permettent de réduire le time-to-market tout en offrant une meilleure scalabilité architecturale.
L’adoption industrielle des chiplets est aujourd’hui massive, avec des architectures développées notamment par AMD, Intel ou Huawei. Cependant, cette modularité introduit un espace de conception extrêmement vaste et complexe. Les choix de partitionnement, de placement, de topologie d’interconnexion, de packaging et de réutilisation de chiplets sont fortement interdépendants et génèrent un problème d’optimisation combinatoire de très grande taille. La majorité des outils EDA actuels restent principalement centrés sur des optimisations locales ou sur des flots de conception monolithiques. Ils ne permettent pas encore d’explorer efficacement les compromis globaux entre coût, performances, consommation, rendement, réutilisabilité et contraintes physiques dans les systèmes multi-chiplets. Cependant, des premières approches académiques conçoivent des architectures chiplet 2.5D où le placement des chiplets et la topologie du réseau inter-chiplets sont optimisés ensemble [2]. Cette thèse s’inscrit dans cette dynamique et vise à développer de nouvelles méthodologies de Design Space Exploration (DSE) pour des architectures à base de chiplets, en considérant conjointement les aspects placement-routage et des méthodologies mixtes Top-Down et Bottom-up.
Références:
[1] Xiaohan Ma, Ying Wang, and Yinhe Han. Survey on chiplets : interface, interconnect and integration
methodology. CCF Transactions on High Performance Computing, 4(1) :43–52, 2022.
[2] Patrick Iff, Benigna Bruggmann, Maciej Besta, Luca Benini, and Torsten Hoefler. Placeit :
Placement-based inter-chiplet interconnect topologies. CoRR, Feb. 2025. preprint / arXiv.
Monitoring in situ du vieillissement des circuits amplificateurs de puissance RF pour une écoconception et une durée de vie étendue
L'industrie des semi-conducteurs, et en particulier celle des circuits radiofréquences (RF), fait face à des défis critiques liés à l'écoconception et à l'éco-innovation. Ces enjeux incluent la nécessité de prolonger la durée de vie des circuits tout en répondant aux attentes des marchés émergents tels que la 5G et la future 6G. Parmi ces circuits, les amplificateurs de puissance (PA) occupent une place centrale, étant à la fois des composants critiques en termes de performance énergétique et des cibles privilégiées pour l'amélioration de leur robustesse face au vieillissement et à leur éventuelle réutilisation.
Le monitoring in situ du vieillissement des PA représente une voie prometteuse pour développer des solutions à la fois innovantes et durables. A ce titre, ce sujet s'inscrit pleinement dans les stratégies d'écoconception en exploitant des plateformes technologiques avancées telles que les technologies CMOS SOI actuelles et futures, tout en intégrant les contraintes industrielles à travers des collaborations stratégiques existantes avec des partenaires majeurs du CEA Leti.
Cette thèse vise à concevoir une solution innovante de monitoring in situ pour évaluer et compenser le vieillissement des amplificateurs de puissance, prolongeant ainsi leur durée de vie grâce à des stratégies de réutilisation et d’autocorrection. Pour ce faire, elle reposera sur des méthodologies et des circuits adaptés à des cas concrets. Ainsi, l’ambition sera de développer une nouvelle génération de circuits robustes et durables, intégrant des mécanismes intelligents de gestion du vieillissement. En adoptant une approche d’écoconception, ce travail aura pour but de répondre aux défis environnementaux tout en renforçant la compétitivité industrielle des technologies CMOS SOI.
Développement de µLED rouges et RGB pour les microécans et la communication rapide
Contexte : Les microLED (µLED) constituent une technologie prometteuse pour la réalisation de mini-écrans à forte brillance (lunettes de réalité augmentée ou les montres connectées). D’une taille inférieure à 20 µm, ces µLED sont obtenues par gravure d’une structure planaire sur saphir intégrant des puits quantiques InxGa1-xN. La longueur d’onde émise est directement pilotée par la teneur x en indium des puits quantiques (x˜15 % pour le bleu, 25 % pour le vert, 35–40 % pour le rouge). Si les nitrures offrent d’excellentes performances dans le bleu, l’efficacité chute fortement lorsque la taille des µLED diminue. Pour lever ce verrou, une approche innovante repose sur la réalisation de microfils en géométrie cœur/coquille. Cette architecture permet de préserver l’efficacité d’émission quelle que soit la taille et de pouvoir communiquer des données au GHz (technologie développée au sein de la start-up grenobloise Aledia). Malgré leur fort potentiel, les LED à microfils cœur/coquille se heurtent encore à un enjeu scientifique majeur: l’obtention d’émission rouge. L’incorporation d’indium reste limitée à 25 %, seuil insuffisant pour atteindre le rouge. Ce verrou technologique freine aujourd’hui l’émergence de µLED trichromatiques RGB. Notre équipe a démontré des résultats pionniers dans de domaine, où nous avons réalisé les 1er puits quantiques InGaN cœur/coquille à 15 % pour une émission bleue et à 25% pour une émission verte. Malgré ces avancées, le défi reste entier pour réaliser une émission rouge.
Objectifs : Une nouvelle idée a émergé pour aller au-delà des 25% pour la technologie microfil cœur-coquille et ainsi viser l’émission rouge, ce qui a donné lieu à un dépôt d’un brevet en 2025. Des résultats préliminaires se sont révélés très prometteurs et nous souhaitons poursuivre ce travail à travers une thèse avec un trible objectif :
- Démontrer l’émission rouge en variant les paramètres géométriques des microfils (diamètre…)
- Réaliser des µLED le rouge
- Réaliser des µLED trichromique RGB en un seul run de croissance
Collaborations: Ce projet s’appuie sur une étroite collaboration avec le LTM (Laboratoire de la Technologie de la Microélectronique) pour la réalisation de réseaux de microfils GaN par garvure. Les études d’épitaxie de LED cœur/coquille seront menées au CEA à PHELIQS grâce au bâti d’épitaxie MOCVD en intégrant des analyses structurales/optiques. La dernière étape vise à réaliser les dispositifs LED à microfils grâce au savoir-faire développé à l’Institut Néel via la salle blanche NanoFab.
Pourquoi rejoindre ce projet ? Acquérir une expertise en épitaxie, en physique des semiconducteurs et en optoélectronique. Travailler dans un environnement dynamique et collaboratif, étroitement lié au monde de l'industrie. Contribuer au développement des prochaines générations de µLED destinées aux micro-écrans et aux communications GHz.
Financement : Sujet de thèse financée par le Labex « µelectronics » de l’UGA.
Déploiement matériel robuste de réseaux de neurones
Les technologies matérielles non conventionnelles émergentes sont essentielles pour les futures applications d’Edge-AI, mais elles présentent souvent de la variabilité, des désappariements entre composants et une dispersion technologique. Ces non-idéalités peuvent fortement réduire la précision d’inférence des modèles d’IA si aucun réglage fin ou calibrage n’est appliqué. Le fine-tuning supervisé traditionnel est difficile à industrialiser, car il soulève des problèmes liés à la confidentialité des données, à la qualité de service, à la complexité logicielle et aux contraintes matérielles.
Ce sujet de thèse vise à développer des méthodes de co-conception matériel-algorithme permettant d’éviter le réentraînement supervisé complet directement sur la puce. L’objectif principal est de créer des stratégies d’auto-calibrage au niveau de l’inférence, indépendantes de la tâche, capables de compenser les désappariements matériels au niveau système. Le travail s'intéressera les méthodes d’adaptation existantes, notamment celles fondées sur les poids, les caractéristiques, les sorties et l’adaptation de domaine.
Le projet permettra de développer au travers d'une application pertinente d’Edge-AI une méthode générique de fine-tuning et la validera au moyen de simulations électriques bas niveau. Si possible, l'approche proposé pourra également être testé expérimentalement sur une plateforme matérielle basée sur un ASIC.
Réseaux de neurones associatifs à minimisation d’énergie utilisant des mémoires résistives
Ce projet de thèse vise à développer des réseaux neuronaux associatifs de type Hopfield, capables d’effectuer l’inférence par minimisation d’énergie.
L’objectif est d’exploiter ces dynamiques pour le débruitage et la reconstruction d’images à proximité des capteurs, dans des systèmes fortement contraints en énergie et en latence.
Les synapses du réseau seront implémentées dans des matrices de mémoires résistives ReRAM, permettant des opérations analogiques directement en mémoire.
Le travail portera sur le dimensionnement de ces architectures, en tenant compte de la taille des matrices, de la quantification des poids, de la variabilité des dispositifs et de leur endurance.
Des modèles de référence seront développés sous PyTorch afin d’évaluer différentes dynamiques neuronales et stratégies d’implémentation.
Le débruitage d’images par blocs servira de cas d’usage principal pour mesurer les compromis entre qualité de reconstruction, rapidité et consommation énergétique.
Une attention particulière sera portée à la robustesse des réseaux face aux non-idéalités matérielles, notamment le bruit, la variabilité et la dérive des mémoires.
Le projet explorera également des mécanismes d’apprentissage local sur puce, permettant une adaptation progressive aux changements du capteur, de la scène ou du matériel.
Ces règles devront rester compatibles avec les contraintes d’endurance des mémoires résistives.
À terme, la thèse devra fournir des recommandations de dimensionnement matériel et préparer la conception d’un démonstrateur expérimental.
L’enjeu scientifique est de montrer qu’une inférence associative dynamique peut constituer une brique efficace, robuste et basse consommation pour l’IA embarquée.
Nouvelles méthodologies d'analyse de l'impact des défauts cristallins sur les performances électriques des dispositifs de puissance SiC
Dans nos études sur les dispositifs de puissance SiC, l'analyse des performances électriques sur les diodes doit prendre en compte l'impact des défauts dans le matériau au niveau de l'épitaxie et du substrat.
Dans un premier temps, le travail de thèse consistera à mettre en place des outils dédiés à nos besoins dans l’équipe SiC. Le cahier des charges de ces outils a d’ailleurs déjà été établi dans le cadre du stage actuellement en cours au sein du laboratoire LAPS. Ces outils d’IA vont pouvoir être entrainés sur des jeux de données déjà existants (lots diode SiC : avec data électriques, mappings de défauts) et compléter les analyses précédemment réalisées en « manuel ».
Dans un second temps l’utilisation des outils développés sera appliquée aux nouveaux lots fabriqués et caractérisés. L’éventail de données sera alors complété en considérant des nouvelles architectures de composants (diodes ET MOSFET de puissance), des nouvelles caractérisations des matériaux (carac. défauts issus d’autres outils en cours d’installation au Leti, voire avec des collaborateurs extérieurs : cf Ligne Pilot WBG, cf Soitec), des nouvelles entrées (images de défectivité, obtenues durant la fabrication des composants).
Notons que la démarche s'applique i) dans le cas de la puissance aux autres matériaux (GaN, diamant, Ga2O3...), ii) aussi potentiellement à toute filière de composants sur semiconducteur (mémoire, transistor, photonique, quantique...).
Etude d’un imageur basse consommation pour réseau de capteurs à traitement distribué
Dans le cadre d’un projet académique collaboratif, l’objectif de cette thèse est de développer un capteur d’image « intelligent » dédié à un réseau de caméras sans fil intégrant du calcul distribuée à base d’intelligence artificielle.
Un réseau de caméras actuel contient plusieurs caméras standards qui transmettent leurs images à un serveur global effectuant le traitement d’inférence ciblé. Ce type d’architecture propose une performance énergétique et une frugalité qui ne sont pas compatibles avec les exigences des applications de type IoT.
L’objectif du projet est de viser une architecture du nœud du réseau présentant une frugalité matérielle inédite grâce à une approche distribuée et collaborative basée sur des nœuds de calcul à ultra-basse consommation. Le noyau d’inférence de chaque nœud sera construit autour de processeurs ASIC effectuant des calculs sous forme analogique et numérique. Le démonstrateur final consistera en un réseau sans fil de caméras (nœuds du réseau de capteurs) intégrant des capteurs d’images dédiés associés à des processeurs hybrides effectuant un traitement mixte.
Dans ce contexte, le capteur d’image du nœud doit extraire des caractéristiques de l’image avec frugalité et efficacité, ce qui implique que vous devrez définir, concevoir et tester une architecture de lecture innovante d’un imageur standard. En collaboration avec les partenaires académiques, vous serez impliqué dans la définition de l’architecture globale du nœud permettant de définir essentiellement le format des données de sortie et la procédure de lecture de l’imageur, y compris le prétraitement potentiel pour les calculs d’inférence distribués. L’architecture étudiée intégrera des solutions basse consommation innovantes pour adresser les applications IoT ciblées et réaliser à la fois des acquisitions d’images et un pré-traitement IA.
Comme un démonstrateur de capteur d’image est prévu dans cette thèse, le travail sera mené au CEA-Leti dans le laboratoire L3i, en utilisant des outils professionnels de conception de circuits intégrés et des environnements de développement logiciel.
Génération assistée par LLM de modèles matériels fonctionnels et formels
Les systèmes matériels modernes, comme les processeurs RISC-V ou les accélérateurs matériels, reposent sur des simulateurs fonctionnels et des modèles de vérification formelle pour garantir leur bon fonctionnement, leur fiabilité et leur sécurité. Aujourd’hui, ces modèles sont majoritairement développés manuellement à partir des spécifications, ce qui demande beaucoup de temps et devient de plus en plus complexe à mesure que les architectures évoluent.
Cette thèse propose d’explorer l’utilisation des grands modèles de langage (LLMs) pour automatiser la génération de modèles matériels fonctionnels et formels à partir de spécifications de conception. Le travail consistera à concevoir une méthodologie permettant de produire des modèles exécutables (par exemple des simulateurs) et des modèles formels cohérents, tout en augmentant la confiance dans leur correction. Pour cela, la thèse s’appuiera sur des boucles de retour issues des outils de simulation et de vérification formelle, combinées à des techniques d’apprentissage par renforcement.
Les résultats attendus sont une réduction significative de l’effort de modélisation manuelle, une meilleure cohérence entre les différents modèles, et une validation de l’approche sur des cas d’étude réalistes, notamment autour des architectures RISC-V et des accélérateurs matériels.
Restauration des défauts d’irradiation dans les cellules solaires photovoltaïques en silicium cristallin pour l’environnement spatial
Les cellules solaires photovoltaïques (PV) silicium suscitent un intérêt fort pour le spatial. Elles permettent de répondre aux nouvelles exigences de ce secteur d’activité (baisse des coûts, forte croissance). C’est d’autant plus vrai si le spatial peut s’appuyer sur les évolutions les plus récentes des technologies silicium « terrestre » et les lignes de production associées. Sur les satellites, les cellules sont exposées aux irradiations électrons/protons. Ces irradiations induisent des défauts dans le substrat qui affectent les performances PV. Cependant, certains défauts peuvent être annihilés lors de recuits sous éclairement représentatifs des conditions d’utilisation de la cellule en orbite.
Les principaux objectifs de la thèse sont i) identification des mécanismes de dégradation sous irradiation électron/proton des propriétés optoélectroniques des cellules silicium à contacts passivés ii) développement d’une compréhension complète sur les effets d’annihilation des défauts lors de recuits au travers d’études expérimentales et de modélisations-simulations iii) définition et développement de procédés pour accélérer les mécanismes d’annihilation des défauts.
Pour atteindre ces objectifs, le travail de thèse s’appuiera sur les étapes suivantes : étude bibliographique, fabrication de cellules solaires, vieillissements accélérés sous irradiations protons et électrons, caractérisations avancées et modélisations. Les travaux auront essentiellement lieu au CEA/Liten, sur le Campus INES (Le Bourget du Lac, FR) en forte interaction avec le CNES (Toulouse, FR).
Développement soutenable de circuits et systèmes numériques : Prise en compte des limites planétaires
Les développements technologiques dans le secteur de l’électronique connaissent une croissance rapide, accompagnée d’un intérêt accru pour la prise en compte de leurs impacts environnementaux. Toutefois, les approches actuelles restent majoritairement centrées sur des réductions relatives des impacts (efficacité énergétique, optimisation des ressources), sans garantir une compatibilité réelle avec les limites planétaires. Dans ce contexte, la notion de soutenabilité absolue apparaît comme un cadre indispensable pour orienter les futurs développements des systèmes électroniques.
La thèse s’attaque à plusieurs défis scientifiques majeurs : comment identifier, pour le secteur électronique, des capacités de charge et des principes de partage, notions de base de la soutenabilité absolue, déclinables jusqu’aux niveaux des systèmes numériques et des circuits intégrés ? Comment intégrer concrètement les limites planétaires dans la conception de systèmes et circuits ?
L’objectif principal de cette thèse est de passer d’une logique de réduction relative des impacts environnementaux à une conception compatible avec les limites planétaires. Elle vise à définir des scénarios socio-techniques permettant d’identifier des principes de partage, à réaliser la première analyse de cycle de vie absolue d’un système numérique, et à proposer la première conception d’un circuit fondée sur des limites absolues, ouvrant la voie à un développement réellement soutenable de l’électronique.