Caractérisation électrique et matériau approfondie d'espaceurs à faible constante diélectrique

Dans le cadre de l'European Chip Act, le CEA-Leti s'engage à façonner l'avenir de l'électronique en développant une nouvelle génération de transistors grâce à l'architecture FDSOI. Nous recherchons un(e) thésard(e) motivé(e) pour nous aider à relever des défis passionnants liés aux performances avancées de ces transistors. Vous aurez l'opportunité de participer à un projet de pointe axé sur le développement de matériaux innovants, avec l'ambition de créer une technologie de premier plan en matière d'efficacité énergétique.
Alors que nous repoussons les limites des transistors planaires à 10 nm et 7 nm, nous faisons face à d'importants défis physiques, en particulier la réduction des éléments parasites tels que la capacitance et la résistance d'accès, qui sont essentiels pour minimiser les pertes d'énergie et optimiser les performances. Le matériau isolant utilisé pour les espaceurs jouent ici un rôle clé sur ces performances et de nombreux candidats ont été proposés pour remplacer les solutions conventionnelles avec de plus faibles permittivités (SiN, SiCO, SiCON, SiCBN). Néanmoins leur intégration introduit également des défauts inhérents entrainant la capture de charges ou la présence d'états d'interface indésirables qui nuisent à la performance finale des transistors.
L'objectif de cette thèse est de mener une enquête approfondie et une caractérisation électrique (CV, IV, BTI, HCI, etc.) du matériaux d’espaceur (interface, volume), en fournissant une analyse détaillée des performances du transistor et de ses mécanismes sous-jacents. Une caractérisation innovante par mesure de stress CV ultra-rapide sur des échantillons diélectriques sera également réalisée et la corrélation entre la performance de piégeage et les paramètres de dépôt utilisés dans leur fabrication sera établie. De plus, le candidat collaborera étroitement avec des experts pour contribuer au développement du dépôt couches minces et à la caractérisation de nouveaux matériaux par analyse de surface et caractérisation des films minces (ellipsométrie, FTIR, XRR, XPS, etc.).
Tout au long de la thèse, vous acquerrez un large éventail de connaissances, couvrant les matériaux et processus de la microélectronique, la conception intégrée analogique, tout en relevant le défi unique de la technologie FDSOI avancée à 7-10 nm. Vous collaborerez avec des équipes pluridisciplinaires pour développer une compréhension approfondie des dispositifs FDSOI et analyserez les mesures existantes. Vous ferez également partie d'un laboratoire multidisciplinaire, travaillant aux côtés d'une équipe composée de plusieurs chercheurs permanents, explorant un large éventail d'applications de recherche.
Ce thèse offre l'opportunité unique de participer à un des projet phare et ambitieux du CEA-LETI. Si vous êtes curieux et avide de relever des défis, cette opportunité est faite pour vous !

Intelligence Artificielle pour la conception électronique intégrée

Avec l'évolution des technologies de fabrication micro-électronique vers des dimensions minimales de l'ordre du nanomètre, il est de plus en plus complexe de conserver les gains en intégration et en performance prédits par la loi de Moore. Pour palier cette difficulté, les nouveaux procédés technologiques proposent des options permettant d'accentuer certaines métriques des composants pour des applications dédiées. En outre, de plus en plus de variétés de composants élémentaires, tels que les portes logiques, sont proposés pour optimiser l'implémentation des fonctions électroniques. Le développement des plateformes de conception, qui permettent aux concepteurs de construire des circuits numériques complexes, devient une tâche manuelle immense. En parallèle, l'Intelligence Artificielle démontre sa capacité à aider aux prises de décision et à l'optimisation, se présentant comme un candidat prometteur pour automatiser le développement des flots de conception. Dans ces travaux, vous travaillerez sur un LLM spécialisé dans la compréhension des systèmes électroniques. L'objectif ultime est de développer un moteur de génération pour les composants électroniques.
A travers ces travaux de thèse, l'étudiant développera un panel de compétences large autour de la conception électronique, des procédés de fabrication à l'implémentation des fonctions électroniques, et de l'IA, des architectures de réseaux de neurones aux LLMs.

Vers un contact de base haute performance pour le transistor HBT InP pour l’application 6G

Rejoignez le CEA LETI pour un voyage technologique passionnant ! Plongez dans le monde des transistors à base de III V
intégrés sur des circuits CMOS compatibles pour les communications 6 G du futur. Cette thèse offre l'opportunité de travailler sur un projet ambitieux,si vous êtes curieux, innovant et avide de défis, cette opportunité est parfaite pour vous !

Alors que la consommation de contenu numérique continue de croître, les systèmes de communication 6 G devront trouver plus de capacité pour supporter l'augmentation du trafic. Les nouveaux systèmes basés sur des fréquences inférieures à THZ offrent une énorme possibilité d'augmenter le débit de données, mais ils sont très difficiles à construire et à mettre au point. La construction et la maturation de l'amplificateur de puissance nécessaire à la transmission d'un signal constituent un défi de taille.

L'amplificateur de puissance nécessaire pour transmettre un signal devra offrir une puissance et une efficacité énergétique suffisantes, ce qui n'est pas possible avec la technologie actuelle sur silicium. Les HBT (transistors bipolaires à hétérojonction) à base d'InP développés sur des plateformes silicium ont l'avantage de pouvoir être utilisés dans les systèmes à base de silicium sur ded substrats silicium de grande taille ont le potentiel de répondre aux exigences et d'être intégrés aussi près que possible de la technologie CMOS afin de minimiser les pertes de système/interconnexion.

Les semi-conducteurs à base de Sb pour les transistors HBT GaAsSb apparaissent comme des matériaux très prometteurs,
pour ses propriétés électriques afin d'intégrer la couche de base du transistor Il est donc nécessaire de produire des contacts électriques de haute performance sur ce type de semi-conducteur, tout en restant compatible avec la fabrication de la couche de base du transistor, tout en restant compatible avec les processus de fabrication des plates-formes technologiques Si Fab et les plates-formes technologiques Si Fab

Cette thèse vous permettra d'acquérir un large éventail de connaissances, de bénéficier de l'environnement technologique riche de la salle blanche de 300 et 200 mm et de la caractérisation nanométrique. Vous collaborerez avec des équipes pluridisciplinaires pour développer une compréhension approfondie des contacts ohmiques et analyser les mesures effectuées.
Plusieurs aspects du couple métal-semi-conducteur, Ni ou Ti sur p GaAs), ou Ni ou Ti p GaAsSb seront étudiés:

-Identifier les solutions humides et plasma permettant l'élimination de l'oxyde natif GaAsSb sans endommager la surface.

-Caractériser le niveau de dopage de l'épitaxie GaAs et GaAsSb (effet Hall, SIMS, TEM).
-Comprendre la séquence de phases pendant le recuit entre le semi-conducteur et le métal avec XRD et Tof SIMS.
Gérer la formation des alliages intermétalliques pour ne pas détériorer l'interface de contact (observations TEM).
-Évaluer les propriétés électriques du contact à l'aide de structures TLM, de la résistivité spécifique du contact, la résistance de couche du semi-conducteur et de la longueur de transfert. L'étudiant sera une force motrice pour effectuer des tests électriques sur les équipements de mesure.

Architecture pour système embarquée de Cartographie Automatisée et Fiabilisée d’installations indoor

Les travaux de recherche proposés s’intéressent à la localisation en 3D des données issues de mesures à l’intérieur de bâtiments, où les systèmes de localisation satellitaires, tels que le GPS, ne sont pas opérationnels. Différentes solutions existent dans la littérature, elles s’appuient notamment sur l’utilisation d’algorithmes de type SLAM (Simultaneous Localization And Mapping), mais la reconstruction 3D est généralement effectuée a posteriori. Afin de pouvoir proposer ce type d’approche pour des systèmes embarqués, une première thèse a été menée et a conduit au choix des algorithmes à embarquer et à une ébauche de l’architecture électronique. Une première preuve de concept a également été mise en œuvre. Dans la continuité de ces travaux, la thèse devra proposer une méthode permettant au dispositif de localisation d’être facilement embarqué sur une large gamme d’équipements de mesure nucléaire (radiamètre, contaminamètre, spectrométrie portable…). Les travaux ne se limitent pas à une simple phase d’intégration, ils nécessitent en effet une exploration architecturale qui reposera sur des approches d’Adéquation Algorithme Architecture (AAA). Ces approches permettront de respecter différents critères, tel que poids et encombrement faible pour ne pas compromettre l’ergonomie pour les opérateurs réalisant les cartographies et qualité de la reconstruction pour assurer la fiabilité des données d’entrée pour les modèles du Jumeau Numérique.

Réseaux de neurones bayésiens avec transistors à effet de champ à mémoire ferroélectrique (FeMFETs)

De plus en plus de systèmes critiques pour la sécurité reposent sur des fonctions d’intelligence artificielle (IA) qui exigent des capacités de calcul robustes et économe en énergie, souvent dans des environnements marqués par une rareté des données et une forte incertitude. Cependant, les approches traditionnelles de l’IA peinent à quantifier la confiance associée à leurs prédictions, ce qui les rend vulnérables à des décisions peu fiables, voire dangereuses.
Cette thèse s’inscrit dans le domaine émergent de l’électronique bayésienne, qui exploite l’aléa intrinsèque de nanodispositifs innovants pour effectuer des calculs bayésiens directement au niveau du matériel. En encodant les distributions de probabilité au sein même du hardware, ces dispositifs permettent une estimation naturelle de l’incertitude, tout en réduisant la complexité computationnelle par rapport aux architectures déterministes classiques.
Des travaux antérieurs ont déjà démontré le potentiel des memristors pour l’inférence bayésienne. Cependant, leur endurance limitée et leur consommation énergétique élevée lors de la programmation représentent des obstacles majeurs à l’apprentissage embarqué sur puce.
Dans cette thèse, il est proposé d’exploiter des composants mémoires emergents ferroelectric memory field-effect transistors (FeMFETs) pour l’implémentation de réseau de neurones bayésiens.

Transistor à effet de champ à canal oxyde semi-conducteur: fonctions synaptiques multi-niveaux et neurones analogiques

Cette thèse passionnante vous invite à plonger au cœur d’un domaine révolutionnaire : les neurones et synapses basés sur des transistors 2T0C (Deux Transistors, Zéro Condensateur) de type BEOL FET (Back-End-Of-Line Field Effect Transistor), une approche innovante qui pourrait transformer l’informatique neuromorphique.
En tant que doctorant, vous serez à l’avant-garde de la recherche, à l’interface entre technologies avancées des semi-conducteurs et architectures inspirées du cerveau. Vous explorerez comment ces circuits neuronaux innovants peuvent reproduire les fonctions synaptiques et améliorer l’efficacité du traitement de l’information.

Tout au long de ce projet, vous serez impliqué dans la conception et la caractérisation expérimentale de circuits neuronaux 2T0C de dernière génération, en utilisant des outils et techniques à la pointe de la technologie.
Vous collaborerez avec une équipe dynamique et pluridisciplinaire d’ingénieurs et de chercheurs, pour relever des défis passionnants liés aux performances des dispositifs et à l’optimisation énergétique.

Votre travail inclura une caractérisation approfondie des dispositifs et circuits BEOL FET. Vous aurez l’opportunité de proposer, spécifier et concevoir de nouvelles architectures de lecture mémoire, permettant d’explorer des comportements synaptiques multi-niveaux en vue de la mise en œuvre de systèmes neuromorphiques de nouvelle génération, plus compacts et plus économes en énergie.

Rejoignez-nous pour cette opportunité unique de repousser les limites de la technologie et de participer à une aventure scientifique capable de redéfinir le futur de l’informatique ! Vos contributions pourraient ouvrir la voie à des avancées majeures dans les systèmes inspirés du cerveau et laisser une empreinte durable dans ce domaine en pleine expansion.

Synapses hybrides 3D pour une IA embarquée frugale et adaptative

Rejoignez le CEA Leti pour une aventure technologique passionnante ! Plongez dans l’univers des mémoires FeFET et des circuits intégrés conçus pour l’intelligence artificielle. Cette thèse offre l’opportunité de travailler sur un projet innovant. Si vous êtes curieux, créatif et en quête de défis, cette opportunité est faite pour vous !

Avec le développement de l’Internet des Objets (IoT) et de l’IA, l’afflux massif de données nécessite des systèmes de calcul toujours plus économes en énergie. Dans ce contexte, le calcul en mémoire ou proche de la mémoire (in/near memory computing – IMC) présente un fort potentiel.

Face aux besoins de traitement massif de données de l’IA, les mémoires non volatiles deviennent essentielles à la fois pour le stockage et le calcul. La mémoire FeFET s’impose comme une candidate très prometteuse, en particulier grâce aux technologies 3D qui permettent une densité d’intégration plus élevée.

Au cours de cette thèse, vous étudierez, concevrez et testerez des circuits et systèmes basés sur la mémoire FeFET pour des applications d’intelligence artificielle, en utilisant des approches de calcul en mémoire. Vous acquerrez une large palette de compétences allant des procédés en microélectronique à la conception analogique intégrée, en passant par les technologies d’intégration 3D, tout en répondant aux exigences spécifiques des algorithmes d’IA.

Vous collaborerez avec des équipes pluridisciplinaires pour approfondir votre compréhension des dispositifs mémoire et analyser les mesures existantes. Vous intégrerez également un laboratoire de conception intégré, aux côtés d’une équipe composée de 2 à 3 chercheurs permanents et de 1 à 3 étudiants, explorant un large éventail d’applications de recherche.

Solutions de refroidissement innovantes pour les systèmes électroniques 2.5D et 3D

Monitoring in situ du vieillissement des circuits amplificateurs de puissance RF pour une écoconception et une durée de vie étendue

L'industrie des semi-conducteurs, et en particulier celle des circuits radiofréquences (RF), fait face à des défis critiques liés à l'écoconception et à l'éco-innovation. Ces enjeux incluent la nécessité de prolonger la durée de vie des circuits tout en répondant aux attentes des marchés émergents tels que la 5G et la future 6G. Parmi ces circuits, les amplificateurs de puissance (PA) occupent une place centrale, étant à la fois des composants critiques en termes de performance énergétique et des cibles privilégiées pour l'amélioration de leur robustesse face au vieillissement et à leur éventuelle réutilisation.

Le monitoring in situ du vieillissement des PA représente une voie prometteuse pour développer des solutions à la fois innovantes et durables. A ce titre, ce sujet s'inscrit pleinement dans les stratégies d'écoconception en exploitant des plateformes technologiques avancées telles que les technologies CMOS SOI actuelles et futures, tout en intégrant les contraintes industrielles à travers des collaborations stratégiques existantes avec des partenaires majeurs du CEA Leti.

Cette thèse vise à concevoir une solution innovante de monitoring in situ pour évaluer et compenser le vieillissement des amplificateurs de puissance, prolongeant ainsi leur durée de vie grâce à des stratégies de réutilisation et d’autocorrection. Pour ce faire, elle reposera sur des méthodologies et des circuits adaptés à des cas concrets. Ainsi, l’ambition sera de développer une nouvelle génération de circuits robustes et durables, intégrant des mécanismes intelligents de gestion du vieillissement. En adoptant une approche d’écoconception, ce travail aura pour but de répondre aux défis environnementaux tout en renforçant la compétitivité industrielle des technologies CMOS SOI.

Fiabilité des transistors GaN pour applications 5G millimétrique

Les composants en Nitrure de Gallium sont de très bons candidats pour les applications d’amplification de puissance aux fréquences millimétriques de type 5G (~30GHz), de par leur densité de puissance et leur efficacité énergétique. Cependant, ces technologies sont couramment intégrées sur des substrats en Carbure de Silicium, performants thermiquement mais chers et de faible diamètres. La technologie GaN/Si du CEA-LETI permet d’obtenir des performances à l’état de l’art mondial en bande Ka, avec des densités de puissance qui peuvent rivaliser avec les technologies GaN/SiC. Cette technologie basée sur des substrats Si 200mm est compatible avec les salles blanches Silicium, promettant de plus grands volumes disponibles tout en réduisant les coûts. De plus, les niveaux de back-end utilisés offrent des possibilités pour une intégration hétérogène dense avec des circuits digitaux, ouvrant la voie vers des circuits intégrés 3D hétérogènes.
Cependant, peu d’études existent à l’heure actuelle sur les mécanismes de dégradation propre à ce type de composants en utilisant des procédés de fabrication CMOS-compatibles: barrières avancées, grilles MIS SiN in-situ, contacts ohmiques. Il est indispensable de connaître ces effets afin d’une part de qualifier la technologie et d’autre part afin de mieux comprendre le fonctionnement du dispositif et ses éventuelles faiblesses/limitations.
Le but de ces travaux de thèse est d’étudier les phénomènes mémoires parasites ainsi que le vieillissement de ces transistors en conditions opérationnelles à l’aide de mesures DC & RF, liées à la physique du composant. Les transistors seront soumis à différentes conditions de stress électrique afin de modéliser les dérives de leurs paramètres DC & RF : mesures de pièges (BTI & DCTS), influence du procédé de fabrication et de la technologie de grille (Schottky vs MIS), de la barrière de confinement (GaN:C, back-barrier AlGaN, etc…). Des analyses de claquage de diélectrique (TDDB) seront effectués sur les grilles MIS, en condition DC & RF afin d’évaluer l’amélioration du temps de claquage en fonction de la fréquence du signal, de manière analogue aux diélectriques utilisés sur CMOS. Enfin, des stress électriques seront menés en conditions DC et RF (stress RF CW) afin d’évaluer et de modéliser le vieillissement des transistors en conditions opérationnelles.