Intégration tri-dimensionnelle de composants GaN de puissance

L‘augmentation de la densité de puissance électrique dans les usages du quotidien est la résultante d’évolutions technologiques, des matériaux et composants. La première brique sur laquelle travailler pour cela est l’utilisation d’un matériau semi-conducteur adapté à une forte intégration et capable de gérer de fortes densités de puissance.
Depuis les années 2010, les semiconducteurs grands gaps tels que le SiC ou le GaN émergent dans plusieurs applications et engendrent une révolution de la conception en électronique de puissance avec notamment l’augmentation de la fréquence de fonctionnement et de la puissance massique des convertisseurs. Concernant le nitrure de Galium (GaN), l’augmentation de la fréquence de commutation a été permise grâce aux composants HEMT (High Electron Mobility Transistor).
L’idée de la thèse est de travailler sur un assemblage de cellule HEMT GaN. La thèse portera la réalisation d’un assemblage de deux composants à travers une électrode sur leurs faces arrières afin d’obtenir une électrode commune de point milieu permettant de réduire les inductances parasites et d'augmenter la fréquence de fonctionnement. Les travaux s'appuieront sur des outils de simulation tels que COMSOL et Synopsys. La thèse sera en collaboration avec les laboratoire GEEPS à CentraleSupelec et l'université Paris-Saclay.

Dispositifs ultimes à désertion totale sur substrat isolant pour applications en radio fréquence

La thèse sera effectuée dans le cadre du projet NEXTGEN visant à développer la prochaine génération de dispositifs en silicium sur isolant pour les futures technologies CMOS afin de renforcer la compétitivité européenne dans le secteur de la microélectronique.

Notre laboratoire est chargé d'explorer, de planifier, et de piloter le développement des dispositifs actifs RF: c'est une formidable opportunité de mener de la recherche en utilisant des instrumentations a l’état de l’art tout en travaillant en étroite collaboration avec nos partenaires industriels.

Pendant votre séjour au CEA-LETI, vous vous attendrez à vous engager dans une gamme de tâches d'ingénierie qui peuvent comprendre:
- Effectuer une estimation analytique des propriétés des dispositifs et évaluer l'impact des choix technologiques sur les performances des dispositifs electroniques
- Effectuer et/ou analyser des simulations pour prédire la performance attendue ou obtenir des informations sur le comportement des dispositifs.
- L’exploration de données sur une vaste gamme de mesures : saisir les informations pertinentes et identifier les tendances ou les corrélations
- Quand nécessaire, passer de longues périodes dans le laboratoire pour effectuer ou participer à des campagnes de caractérisations de dispositifs RF.
En fonction des attendus ou de votre profil, les sujets pourront être discutés dynamiquement.

Alimentation stochastique à partir de dispositifs émergents

Contexte:
L’utilisation massive d’appareils connectés traitant d’informations sensibles requiert le développement de nouveaux systèmes de protection. L’attaque la plus courante, dite à canal latéral de puissance, consiste à récupérer des informations relatives aux clés de chiffrement en analysant la consommation du système à alimenter. La co-intégration du système avec son alimentation permettrait de masquer la consommation des blocs sensibles, notamment en mettant en œuvre différentes techniques pour introduire des variations aléatoires pendant le transfert de puissance. Le CEA a une compétence reconnue en conception et en test de circuits intégrés sécurisés et il souhaite explorer une nouvelle approche de conversion DC-DC qui décorrèle la consommation de façon plus efficace grâce à l’utilisation de dispositifs émergents disponibles au CEA-Léti.
Le travail du doctorant sera le suivant :
- La spécification des blocs d'alimentation intégrées en utilisant l'architecture de capacité commutée.
- Etudier le circuit en utilisant des composants émergés et évaluer l'amélioration de sa robustesse contre les attaques par canal latéral.
- La conception microélectronique de l'alimentation intégrée en technologie silicium.
- La caractérisation en performance et en sécurité des blocs conçus et des primitives de sécurité dans
leur ensemble.
La répartition du travail est 10% d'étude de pointe, 20% d'architecture de système, 50% de conception de circuit, 20% de mesure expérimental.

Modélisation physique d’une attaque laser sur FD-SOI en vue de la sécurisation des cellules standard du nœud FD-SOI 10 nm

La cybersécurité de nos infrastructures est un maillon essentiel à la transition numérique qui s’opère et la sécurité doit être assurée sur l’ensemble de la chaîne. Les couches basses, matérielles, s’appuient sur du composants microélectroniques assurant les fonctions essentielles pour l’intégrité, la confidentialité et la disponibilité des informations traitées.
Le matériel assurant des fonctions de sécurité peut être soumis à des attaques physiques, utilisant les propriétés du matériel. Certaines de ces attaques sont plus directement liées que d’autres aux caractéristiques physiques des technologies silicium utilisées pour la fabrication des composants. Parmi celles-ci, les attaques utilisant un laser impulsionnel dans l’infra rouge proche est la plus puissante par sa précision et sa répétabilité. Il convient donc de protéger les composants vis-à-vis de cette menace. En sécurité, le développement des protections (on parle aussi de contremesures) est possible quand la menace est modélisée. Si l’effet d’un tir laser dans les technologies bulk traditionnelles est bien modélisé, il ne l’est pas encore suffisamment dans les technologies FD-SOI (une seule publication). Nous savons aujourd’hui que le FD-SOI a une sensibilité moindre à un tir laser, et cela doit s’expliquer par un modèle physique sensiblement différent de celui effectif sur bulk. Or les systèmes embarqués susceptibles d’être visés par des attaques malveillantes (contexte IoT, Bancaire, Idendité etc…) sont aujourd’hui portés sur les technologies FD-SOI. Il devient donc essentiel de consolider la modélisation physique de l’effet d’un tir laser sur un transistor et sur des cellules standard (standard cells : inverseur, NAND, NOR, Flip-Flop, SRAM…). Nous proposons d’allier l’expérimental à une approche TCAD permettant une compréhension fine des effets mis en jeu lors d’un tir laser impulsionnel dans le FD-SOI. Un modèle compact d’un transistor FD-SOI sous impulsion laser sera déduit de cette phase de modélisation physique.
Ce modèle compact sera ensuite injecté dans un design de cellules standards. Cette approche a deux objectifs : porter la modélisation de l’effet d’un tir laser au niveau de design de cellules standards (absolument centrales dans les circuits numériques pour la sécurité). Des données expérimentales (existantes et générées par le doctorant) permettront de valider le modèle à ce niveau d’abstraction. Enfin, et surtout, cette modélisation fine permettra de proposer des designs de cellules standards en technologie FD-SOI 10nm, intrinsèquement sécurisées vis-à-vis d’un tir laser impulsionnel. Cela sera rendu possible par l’exploitation des propriétés de sécurité des technologies FD-SOI.

Contacts: romain.wacquez@cea.fr, jean-frederic.christmann@cea.fr, sebastien.martinie@cea.fr,

Implémentation sécurisée matérielle/logicielle de la cryptographie post-quantique sur des plateformes RISC-V

Les algorithmes de cryptographie à clé publique traditionnels seront considérés comme obsolètes lorsqu'un ordinateur quantique à grande échelle sera réalisé avec succès. En conséquence, le National Institute of Standards and Technology (NIST) aux États-Unis a lancé une initiative pour développer et standardiser de nouveaux algorithmes de cryptographie post-quantique (PQC), dans le but de remplacer les mécanismes de clé publique actuels. Cependant, l'adoption des algorithmes PQC dans l'Internet des objets (IoT) et les systèmes embarqués pose plusieurs défis d'implémentation, notamment la dégradation des performances et les préoccupations de sécurité découlant de la susceptibilité potentielle aux attaques physiques par canaux auxiliaires (SCA).
L'idée de ce projet de doctorat est d'explorer la modularité, l'extensibilité et l’adaptabilité de l'ISA open source RISC-V dans le but de proposer des implémentations innovantes, sécurisées et efficaces logiciel/matériel des algorithmes PQC. L'un des principaux défis liés à l'exécution des algorithmes PQC sur les processeurs embarqués est d'obtenir de bonnes performances (c'est-à-dire une faible latence et un haut débit) et une efficacité énergétique tout en incorporant des contre-mesures contre les SCA physiques. Dans la première phase, le candidat au doctorat examinera l'état de l'art (SoA) dans le but de comprendre les faiblesses et les points d'attaque des algorithmes PQC, l'efficacité et les surcoûts des contre-mesures SoA, et les stratégies d'accélération SoA. Dans la deuxième phase, le candidat mettra en œuvre de nouvelles solutions en exploitant tous les degrés de liberté offerts par l'architecture RISC-V et caractérisera les résultats obtenus en termes de surcoût de surface, de temps d'exécution et de résistance aux SCA.
Au-delà des passionnants défis scientifiques, ce doctorat se déroulera à Grenoble, une ville pittoresque nichée dans les Alpes françaises. La recherche sera menée au CEA, dans les instituts LETI et LIST, et en collaboration avec le laboratoire TIMA

Conception d'un générateur d’aléa spécifique à la technologie FD-SOI

Les TRNGs (True Random Number Generators) sont les blocs essentiels de tout système cryptographique. Les normes actuelles, telles que l'AIS-31, nécessitent un modèle stochastique, qui relie directement le modèle de la source physique du hasard à l'entropie des bits aléatoires générés. Les TRNG sont évalués en fonction de leur débit, de leur efficacité et de leur robustesse. A ce titre, le FD-SOI (Fully Depleted Silicon on Insulator) est une technologie bien connue pour ses avantages en termes de consommation, mais aussi pour l'adaptabilité de ses caractéristiques ajustées par la deuxième grille appelée BOX (Buried Oxide).
Le sujet de thèse vise à étendre l'utilisation de la grille arrière en étudiant les opportunités offertes par une gestion intégrée de celle-ci. En appliquant une tension sur la BOX, on peut ajuster les caractéristiques au niveau du transistor. Cette technique, appelée « back-biasing », permet d'affiner les caractéristiques des dispositifs et n'a jusqu'à présent pas été utilisée dans la conception de primitives de sécurité. Cette technique sera implémentée pour un TRNG spécifique FD-SOI basé sur un principe d’échantillonnage cohérent.

Co-optimisation des procédés de lithographie et des règles de design pour la microélectronique avancée

L’évolution des performances des circuits intégrés repose historiquement sur la réduction de la taille des composants élémentaires. Le moteur principal de cette miniaturisation est la photolithographie, étape-clé du processus de fabrication des composants à semiconducteurs. Cette étape consiste à reproduire dans une résine photosensible le dessin des circuits à réaliser. Ces motifs complexes sont générés en une seule exposition. La lumière d’une source lumineuse de très faible longueur d’onde (DeepUV) y projette l’image d’un masque. Plus la résolution optique est poussée, plus la miniaturisation des circuits est améliorée.

Lors du développement de nouvelles technologies en microélectronique (ex. FDSOI 10nm, photonique avancée), il est nécessaire d’établir des règles de dessin des circuits et en parallèle de développer les procédés de photolithographie pour reproduire ces dessins sur la puce. L’objectif de la thèse est d’établir des passerelles entre ces 2 mondes distincts mais fortement imbriqués afin de co-optimiser leur développement.

En partant d’un cas pratique pour des technologies avancées, les travaux de thèse pourront aborder les axes/problématiques suivants :
- Améliorer la précision et le temps de cycle de la calibration des modèles numériques de lithographie nécessaires à la correction des effets de proximité optique (OPC) ;
- Identifier, grâce à des caractérisations CD-SEM, les configurations « design » limites et ajuster, en fonction, les contraintes des règles de dessin ;
- Imaginer des motifs innovants qui optimiseront l’espace dimensionnel couvert et les évaluer avec un outil de simulation rigoureuse de lithographie et/ou expérimentalement ;
- Intégrer les résultats de lithographie au sein des outils « design » afin d’établir des liens de causalité avec les performances électriques des dispositifs.

La thèse se déroulera à Grenoble, au CEA-Leti, acteur reconnu internationalement pour l’ excellence des ses travaux de recherche dans le domaine de la microélectronique, et bénéfiera des moyens exceptionnels de la salle blanche de cet institut. En particulier l’étudiant(e) sera rattaché(e) au Laboratoire de PAtterning Computationnel (LPAC) qui explore l’amélioration des procédés de lithographie et de gravure en s’appuyant fortement sur les outils numériques en fort partenariat avec de nombreux acteurs industriels majeurs. Ce labarotoire regroupe une quinzaine de personnes de profil varié et complémentaire (étudiant en Master, ingénieur alternant, doctorant, technicien, ingénieur et chercheur, en CDD ou en CDI), habituées à travailler en étroite collaboration afin de permettre à chacun de s’épanouir et de contribuer collectivement à l’avancé des travaux du laboratoire.

L’étudiant(e) sera amené(e) à publier et à partager ses travaux lors de différentes conférences internationales.

Développement et caractérisation de mémoires embarquées à base de transistors ferroélectriques pour applications neuromorphiques

Evoluant au sein d’une équipe mondialement reconnue dans le domaine des mémoires ferroélectriques, l’étudiant.e sera amené.e à travailler sur le développement et l'optimisation de transistor FeFET avec canal en oxyde amorphe semiconducteur pour application neuromorphique et calcul proche mémoire.
Un regard particulier sera porté sur le rôle des lacunes d'oxygène, gouvernant à la fois les propriétés ferroélectriques du HfZrO2 et de conduction de l'oxyde semi-conducteur, et imposant d'importantes contraintes sur les étapes de fabrication.
L'étudiant.e s'appuiera sur une large gamme de composants élémentaires en cours de développement dans le cadre d'un projet industriel et sur les moyens de caractérisation physique et électrique du LETI.
En fonction de son profil et de ses affinités pour l’intégration des procédés de fabrication, la caractérisation électrique, la physique du dispositif et la simulation, l’étudiant.e pourra affiner le barycentre des travaux de la thèse.

Actionnement électronique ultra-compact de micro-drones

La réduction de taille des systèmes électroniques pour micro-drones est cruciale pour alléger leur poids, prolonger leur autonomie et améliorer leur maniabilité. Ce projet de doctorat vise à étudier des solutions innovantes pour la gestion de l'énergie dans des circuits intégrés destinés à l'actionnement haute tension de micro-moteurs pour drones de très petite taille (pesant environ un gramme et mesurant quelques mm³). Le projet englobe la micromécanique, l'exploitation de nouvelles petites batteries développées par le CEA-Leti, et l'application de technologies microélectroniques avancées.
Grâce à une collaboration entre Gaël Pillonnet (CEA) et Patrick Mercier (University of California, San Diego - UCSD), vous bénéficierez d'un cadre de recherche à la pointe de la technologie, centré sur la conception de circuits intégrés, et plus spécifiquement sur les circuits de gestion de l'énergie (Power Management IC, PMIC). Ce travail offre une dimension applicative stimulante, avec l'intégration du circuit et des batteries dans un ensemble ultra-compact destiné à l'activation de micro-moteurs.
En intégrant notre équipe, vous contribuerez à l'avancement de technologies de pointe qui auront un impact significatif sur le secteur des micro-drones.

l'environnement applicatif
https://wyss.harvard.edu/technology/robobeesautonomous-flying-microrobots/

La technologie de micro-batterie
https://www.leti-cea.fr/cea-tech/leti/Documents/d%C3%A9monstrateurs/Flyer_Tiny_num.pdf

les challenges liés au domaine PMIC

les circuits d'actionnement ultra-intégrés
https://dash.harvard.edu/handle/1/39987859

l'encadrant du stage coté CEA
https://scholar.google.com/citations?user=mGtZfX0AAAAJ&hl=e

l'équipe de recherche en Californie
http://efficiency.ucsd.edu/patrick-mercier/

Architecture pour système embarquée de Cartographie Automatisée et Fiabilisée d’installations indoor

Les travaux de recherche proposés s’intéressent à la localisation en 3D des données issues de mesures à l’intérieur de bâtiments, où les systèmes de localisation satellitaires, tels que le GPS, ne sont pas opérationnels. Différentes solutions existent dans la littérature, elles s’appuient notamment sur l’utilisation d’algorithmes de type SLAM (Simultaneous Localization And Mapping), mais la reconstruction 3D est généralement effectuée a posteriori. Afin de pouvoir proposer ce type d’approche pour des systèmes embarqués, une première thèse a été menée et a conduit au choix des algorithmes à embarquer et à une ébauche de l’architecture électronique. Une première preuve de concept a également été mise en œuvre. Dans la continuité de ces travaux, la thèse devra proposer une méthode permettant au dispositif de localisation d’être facilement embarqué sur une large gamme d’équipements de mesure nucléaire (radiamètre, contaminamètre, spectrométrie portable…). Les travaux ne se limitent pas à une simple phase d’intégration, ils nécessitent en effet une exploration architecturale qui reposera sur des approches d’Adéquation Algorithme Architecture (AAA). Ces approches permettront de respecter différents critères, tel que poids et encombrement faible pour ne pas compromettre l’ergonomie pour les opérateurs réalisant les cartographies et qualité de la reconstruction pour assurer la fiabilité des données d’entrée pour les modèles du Jumeau Numérique.

Top