Blockchain locale embarquée sur dispositifs physiques sécurisés
La blockchain repose sur un protocole de consensus qui a pour objectif de partager et répliquer des données ordonnancées entre les pairs d’un réseau distribué. La pile protocolaire, embarquée dans les dispositifs pairs du réseau, s’appuie sur un mécanisme de preuve qui atteste l’horodatage et permet une certaine équité au sein du réseau.
Les protocoles de consensus utilisés dans les blockchains déployées aujourd’hui ne sont pas adaptés pour l’embarqué, car ils requièrent trop de ressources de communication et/ou de calcul pour la preuve. Quelques travaux de recherche, comme IOTA ou HashGraph, traitent de ce sujet et pourront être analysés dans l’état de l’art.
La problématique de la thèse est de construire un protocole de consensus, frugal en communications et en ressources de calcul, dont la pile protocolaire sera implémentée dans un dispositif embarqué sécurisé. Ce protocole devra s’appuyer sur une preuve de temps écoulée issue de travaux de notre laboratoire, également frugale, appelée Proof-of-Hardware-Time (PoHT) et satisfaire les propriétés de finalité et d’équité. L’architecture complète d’un nœud pair du réseau sera conçue et embarquée sur une carte électronique de type microprocesseur intégrant plusieurs composants de sécurité matérielle, de telle sorte que la ressource de preuve ne soit pas parallélisable. La communication entre les pairs sera établie de façon distribuée.
Approches logicielles et matérielles pour l'accéleration du traitement des matrices éparses de grande taille
La physique computationnelle, l'intelligence artificielle ou l'analyse de graphes sont autant de domaines reposant sur le traitement de matrices creuses de grande taille. Ce sujet s'inscrit au cœur des enjeux liés au traitement efficace de telles matrices, en explorant une approche systémique, à la fois matérielle et logicielle.
Bien que le traitement des matrices creuses a été étudié d'un point de vue purement logiciel pendant des décennies, ces dernières années, de nombreux accélérateurs matériels dédiés et très spécifiques, ont été proposés pour les données éparses. Ce qui manque, c'est une vision globale de comment exploiter ces accélérateurs, ainsi que le matériel standard tel que les GPUs, pour résoudre efficacement un problème complet. Avant de résoudre un problème matriciel, il est courant d'effectuer un prétraitement de la matrice. Il peut s'agir de techniques visant à améliorer la stabilité numérique, à ajuster la forme de la matrice et à la diviser en sous-matrices plus petites (tuilage) qui peuvent être distribuées aux cœurs de traitement. Dans le passé, ce prétraitement supposait des cœurs de calcul homogènes. De nouvelles approches sont nécessaires pour tirer parti des cœurs hétérogènes, qui peuvent inclure des accélérateurs dédiés et des GPUs. Par exemple, il peut être judicieux de répartir les régions les moins denses sur des accélérateurs spécialisés et d'utiliser des GPUs pour les régions plus denses, bien que cela reste à démontrer. L'objectif de cette thèse est de proposer une vue d'ensemble du traitement des matrices éparses et d'analyser les techniques logicielles nécessaires pour exploiter les accélérateurs. Le candidat s'appuiera sur une plateforme multicœur existante basée sur des cœurs RISC-V et un GPU open-source pour développer un cadre complet et étudiera quelles stratégies sont capables d'exploiter au mieux le matériel disponible.
Matériaux ALD pour les capacitances ferroélectriques FE et antiferroelectriques AFE
Les matériaux HfO2 ultrafins sont des candidats prometteurs pour les mémoires non volatiles embarquées (eNVM) et les dispositifs logiques. Le CEA-LETI occupe une position de leader dans le domaine des mémoires BEOL-FeRAM ultra-basse consommation (<100fj/bit) à basse tension (<1V). Les développements envisagés dans cette thèse visent à évaluer l'impact des couches ferroélectriques FE et antiferroélectriques AFE à base de HfO2 (10 à 4 nm fabriquées par dépôt de couches atomiques ALD) sur les propriétés et les performances des FeRAM.
En particulier, le sujet se propose d’apporter une compréhension approfondie des phases cristallographiques régissant les propriétés FE/AFE en utilisant des techniques de mesures avancées offertes par la plateforme de nano-caractérisation du CEA-LETI (analyses physico-chimiques, structurales et microscopiques, mesures électriques). Plusieurs solutions d'intégration pour les capacités ferroélectriques FeCAPs utilisant des couches ALD FE/AFE seront étudiées, notamment le dopage, les couches d'interface, la fabrication séquentielle avec ou sans air break…
Les capacitances FeCAPs, dont l’empilement de base est exclusivement fabriqué par ALD, seront exploitées pour explorer les points suivants :
1-Incorporation de dopage dans les couches FE/AFE (La, Y…)
2-Ingénierie de l'interface entre les couches FE/AFE et l'électrode supérieure/inférieure
3-Traitement plasma in situ de la surface de l'électrode inférieure
4-Dépôt séquentiel avec et sans air break
[1] S. Martin et al. – IEDM 2024
[2] Appl. Phys. Lett. 124, 243508 (2024)
Aprentissage probabiliste à base de dispositifs spintroniques
Le candidat au doctorat conjoint UGA - KIT recruté devrait être en mesure de couvrir les travaux des lots de travail 1 et 2. Il/elle participera également à des réunions techniques et aura une bonne compréhension de la façon dont les tâches des autres lots de travail techniques sont exécutées, principalement par les partenaires avec un effort interne. Dans l'ensemble, le candidat au doctorat développera et optimisera des architectures compactes de calcul en mémoire, fournira des modèles de haut niveau pour une intégration ultérieure dans des conceptions à grande échelle, effectuera la validation de toutes les preuves de concepts de nouvelles implémentations architecturales. Il/elle sera également impliqué(e) dans la conception d'implémentations algorithmiques de réseaux neuronaux bayésiens adaptés à l'architecture. Plus précisément, il/elle travaillera dans les directions suivantes :
La conception et l'optimisation des réseaux neuronaux probabilistes, seront exécutées principalement dans le laboratoire SPINTEC à Grenoble, ce qui inclura :
1. la conception complète d'un accélérateur matériel sans transistor de sélection pour les opérations fréquentes de lecture et d'écriture.
2. Conception et validation d'une approche architecturale innovante capable de compenser les phénomènes de « sneaky paths ».
3. Modélisation de haut niveau de l'architecture crossbar complète qui inclut la composante stochastique.
4. Proposer un flux de simulation et de validation complet pouvant être adapté à une taille et à des paramètres d'architecture réalistes qui mettent en œuvre des tâches bayésiennes.
5. Réaliser des figures de mérite en matière de délai, de consommation d'énergie et de surcharge de surface.
Traduit avec DeepL.com (version gratuite)
Matériaux SCO&FE par ALD pour les transistors FeFET
Le Transistor à effet de champ ferroélectriques FeFET est un composant mémoire haute densité adapté aux configurations 3D-DRAM. Le concept FeFET combine l’utilisation des oxydes semi-conducteurs comme matériau de canal et des oxydes métalliques ferroélectriques FE comme grille de transistor [1, 2, 3]. Le dépôt de couches atomiques ALD de matériaux SCO et FE à très faible épaisseur (<10 nm) et à basse température (10 cm2.Vs) ; ultra-minces (<5 nm) et ultra-conformes (rapport d'aspect 1:10). Le doctorant bénéficiera du riche environnement technique de la salle blanche 300/200 mm du CEA-LETI et de la plateforme de nano-caractérisation (analyses physico-chimiques, structurales et microscopiques, mesures électriques).
Les développements porteront sur les points suivants :
1-Comparaison de couches SCO (IGZO Indium Gallium Zinc Oxide) fabriquées par techniques ALD et PVD : mise en œuvre de techniques de mesures et de véhicules de test adaptés
2-Caractérisation intrinsèque et électrique des couches ALD-SCO (IWO, IGZO, InO) et ALD-EF (HZO) : stœchiométrie, structure, résistivité, mobilité….
3-Co-intégration de couches ALD-SCO et ALD-FE pour structures FeFET 3D verticales et horizontales
[1]10.35848/1347-4065/ac3d0e
[2]https://doi.org/10.1109/TED.2023.3242633
[3]https://doi.org/10.1021/acs.chemmater.3c02223
Modélisation physique d’une attaque laser sur FD-SOI en vue de la sécurisation des cellules standard du nœud FD-SOI 10 nm
La cybersécurité de nos infrastructures est un maillon essentiel à la transition numérique qui s’opère et la sécurité doit être assurée sur l’ensemble de la chaîne. Les couches basses, matérielles, s’appuient sur du composants microélectroniques assurant les fonctions essentielles pour l’intégrité, la confidentialité et la disponibilité des informations traitées.
Le matériel assurant des fonctions de sécurité peut être soumis à des attaques physiques, utilisant les propriétés du matériel. Certaines de ces attaques sont plus directement liées que d’autres aux caractéristiques physiques des technologies silicium utilisées pour la fabrication des composants. Parmi celles-ci, les attaques utilisant un laser impulsionnel dans l’infra rouge proche est la plus puissante par sa précision et sa répétabilité. Il convient donc de protéger les composants vis-à-vis de cette menace. En sécurité, le développement des protections (on parle aussi de contremesures) est possible quand la menace est modélisée. Si l’effet d’un tir laser dans les technologies bulk traditionnelles est bien modélisé, il ne l’est pas encore suffisamment dans les technologies FD-SOI (une seule publication). Nous savons aujourd’hui que le FD-SOI a une sensibilité moindre à un tir laser, et cela doit s’expliquer par un modèle physique sensiblement différent de celui effectif sur bulk. Or les systèmes embarqués susceptibles d’être visés par des attaques malveillantes (contexte IoT, Bancaire, Idendité etc…) sont aujourd’hui portés sur les technologies FD-SOI. Il devient donc essentiel de consolider la modélisation physique de l’effet d’un tir laser sur un transistor et sur des cellules standard (standard cells : inverseur, NAND, NOR, Flip-Flop, SRAM…). Nous proposons d’allier l’expérimental à une approche TCAD permettant une compréhension fine des effets mis en jeu lors d’un tir laser impulsionnel dans le FD-SOI. Un modèle compact d’un transistor FD-SOI sous impulsion laser sera déduit de cette phase de modélisation physique.
Ce modèle compact sera ensuite injecté dans un design de cellules standards. Cette approche a deux objectifs : porter la modélisation de l’effet d’un tir laser au niveau de design de cellules standards (absolument centrales dans les circuits numériques pour la sécurité). Des données expérimentales (existantes et générées par le doctorant) permettront de valider le modèle à ce niveau d’abstraction. Enfin, et surtout, cette modélisation fine permettra de proposer des designs de cellules standards en technologie FD-SOI 10nm, intrinsèquement sécurisées vis-à-vis d’un tir laser impulsionnel. Cela sera rendu possible par l’exploitation des propriétés de sécurité des technologies FD-SOI.
Contacts: romain.wacquez@cea.fr, jean-frederic.christmann@cea.fr, sebastien.martinie@cea.fr,
Amélioration des performances des CMOS par l’optimisation conjointe de la lithographie et du design
Lors du développement de nouvelles technologies (ex. FDSOI 10nm), les règles de dessin constituent le « code de la route » du designer (DRM). Elles sont définies afin de prendre en compte les contraintes électriques - physiques des circuits ainsi que celles issues des procédés de patterning et de lithographie en particulier. Le monde des designers et celui des lithographes étant relativement séparé, ces règles de dessin ne sont souvent pas optimales (sous-estimation des capabilités de lithographie, méconnaissance de l’impact des règles sur les performances des CMOS).
L’objectif de cette thèse est de montrer que l’utilisation d’un jumeau numérique de lithographie peut permettre d’améliorer les performances des CMOS par co-optimisation du design et de la lithographie (DTCO).
Sur la base d’un cas pratique des technologies CMOS avancées et à l’aide d’un jumeau numérique de lithographie, il s’agira de
- Développer de nouvelles méthodes de caractérisation du domaine de validité d’un procédé de lithographie (hotspot prédiction)
- Confronter la pertinence des règles de dessin vis-à-vis de ce domaine de validité
- Quantifier l’impact de la lithographie au travers des règles de dessin sur les performances électriques des dispositifs.
- Identifier les limitations process ou design les plus significatives afin de les challenger
La thèse se déroulera au CEA-Leti à Grenoble, acteur reconnu pour l’excellence de ses travaux de recherche dans le domaine de la microélectronique. Plus précisément, l’étudiant(e) sera rattaché(e) au Laboratoire de PAtterning Computationnel (LPAC) qui explore l’amélioration des procédés de lithographie et de gravure en s’appuyant sur des outils numériques les plus avancés. L’étudiant aura accès à ces outils ainsi qu’aux moyens de caractérisation et de fabrication 300mm de la salle blanche du CEA-Leti. L’étudiant(e) sera amené(e) à publier et à partager ses travaux lors de différentes conférences internationales.
Rôle de l'eau à l'interface d'un collage direct hydrophile
L'industrie microélectronique utilise de plus en plus la technologie du collage direct hydrophile pour réaliser des substrats et des composants innovants. Les équipes du CEA LETI sont leaders dans ce domaine depuis plus de 20 ans et proposent des études scientifiques et technologiques sur le sujet.
Le rôle clé de l'eau à l'interface de collage peut être mieux compris grâce à une nouvelle technique de caractérisation développée au CEA LETI. L'objectif de cette thèse est de confirmer ou d'infirmer les mécanismes physico-chimiques en jeu à l'interface de collage, en fonction des préparations de surface et des matériaux en contact.
Une grande partie de ce travail sera réalisée sur nos outils en salle blanche. La caractérisation de l'hydratation des surfaces par cette technique originale sera complétée par des caractérisations classiques telles que les mesures d'énergie d'adhésion et d'adhérence, les analyses FTIR-MIR et SIMS, et la réflectivité des rayons X à l'ESRF.
Architecture évolutive de clusters programmables basée sur un réseau sur puce (NoC) pour les applications d'IA futures
Contexte technique et scientifique
L'intelligence artificielle (IA) s'impose aujourd'hui comme un domaine majeur, touchant des secteurs variés tels que la santé, l'automobile, la robotique, et bien d'autres encore. Les architectures matérielles doivent désormais faire face à des exigences toujours plus élevées en matière de puissance de calcul, de faible latence et de flexibilité. Le réseau sur puce (NoC, Network-on-Chip) est une technologie clé pour répondre à ces défis, offrant une interconnexion efficace et scalable au sein de systèmes multiprocesseurs. Cependant, malgré ses avantages, la conception de NoC pose des défis importants, notamment en termes d'optimisation de la latence, de la consommation d’énergie et de l’évolutivité.
Les architectures de clusters programmables s'avèrent particulièrement prometteuses pour l'IA, car elles permettent d’adapter les ressources en fonction des besoins spécifiques des algorithmes d'apprentissage profond et d'autres applications d'IA intensives. En combinant la modularité des clusters avec les avantages des NoC, il est possible de concevoir des systèmes capables de traiter des charges de travail d'IA toujours plus importantes, tout en assurant une efficacité énergétique et une flexibilité maximales.
Description du Sujet
Le sujet de thèse propose la conception d'une architecture de cluster programmable, scalable, basée sur un réseau sur puce, dédiée aux futures applications d'IA. L'objectif principal sera de concevoir et d'optimiser une architecture NoC qui permettra de répondre aux besoins des applications d'IA en termes de calcul intensif et de transmission de données efficace entre les clusters de traitement.
Les travaux de recherche se concentreront sur les aspects suivants :
1. Conception de l'architecture NoC : Développer un réseau sur puce évolutif et programmable qui permette de connecter de manière efficace les différents clusters de traitement de l’IA.
2. Optimisation des performances et de l'efficacité énergétique : Définir des mécanismes pour optimiser la latence et la consommation d'énergie du système, en fonction de la nature des charges de travail d'IA.
3. Flexibilité et programmabilité des clusters : Proposer une architecture modulaire et programmable permettant d’allouer les ressources de manière dynamique selon les besoins spécifiques de chaque application d'IA.
4. Évaluation expérimentale : Implémenter et tester des prototypes de l'architecture proposée pour valider ses performances sur des cas d’utilisation concrets, tels que la classification d'images, la détection d'objets ou le traitement de données en temps réel.
Les résultats de cette recherche pourront contribuer à l’élaboration de systèmes embarqués et de solutions d’IA de pointe, optimisés pour les nouvelles générations d'applications et d’algorithmes d'intelligence artificielle.
Les travaux seront valorisés à travers la rédaction de publications scientifiques dans des conférences et des journaux, ainsi que potentiellement des brevets.
Transmetteur hybride large bande pour les futurs systèmes sans fil
Cette offre de thèse s’inscrit dans une démarche de réduction de la consommation d’énergie ainsi que de l’empreinte carbone des futurs systèmes sans fil par l’investigation d’architectures innovantes de transmetteurs (TX) possédant une forte efficacité énergétique. L’objectif de cette thèse est d’élaborer une nouvelle architecture de TX pour les standards 5G et 6G. Différentes techniques telle que la modulation de charge ou d’alimentation ont démontré une augmentation de l’efficacité des TX par le passé, mais l’augmentation de la bande instantanée requise par les nouveaux standards de communication limite le bénéfice de ces techniques. Au cours de cette thèse, le candidat développera une nouvelle architecture de TX hybride qui associera à la fois la modulation de charge ainsi que la modulation d’alimentation. Plus précisément, le candidat développera une méthode dédiée de co-design entre l’amplificateur de puissance et le modulateur d’alimentation qui permettra d’adresser les bandes 6G-FR3 (10GHz+) avec un fort PAPR (>10dB) et des signaux large bande (>200MHz).
Le candidat rejoindra le laboratoire d’architecture intégré radiofréquence (LAIR) où de nombreuses compétences (étude system, IC design and layout ...) et domaines d’expertise sont représentés (RF power, Low power RF, RF sensors, High-speed mmW). Au cours de sa thèse, le candidat analysera et modélisera de nouvelles architectures de TX, réalisera le design ainsi que le layout du circuit intégré afin de réaliser et valider un démonstrateur.
Lien :
- http://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/plateformes/Plateforme-Conception.aspx
- https://www.youtube.com/watch?v=da3x89qxCHM
Profil recherché :
• Diplômé d’une école d’ingénieurs ou d’un master en électronique ou microélectronique
• Connaissance en technologie transistor (CMOS, Bipolar, GaN…) et en conception analogue/RF
• Expérience sur les logiciels ADS et/ou Cadence
• Compétences de bases en programmation (Python, Matlab…)
• Une première expérience en conception de circuit intégré serait appréciée
Contacts : Guillaume.robe@cea.fr, Pascal.reynier@cea.fr
Mots clés : Amplificateur de puissance, Modulation de charge, Modulation d’alimentation, module radiofréquence