Transport et bruit dans des jonctions magnétiques tunnel

L'électronique de spin est une physique puissante basée non seulement sur la charge mais aussi sur le spin des électrons. Déjà largement utilisée pour les têtes de lecture des disques durs, elle offre des solutions intégrées et miniaturisées dans la mesure très sensible des champs magnétiques ou encore pour des dispositifs de logique ou de mémoire.

Le bruit d’un système électronique contient d’une part une physique très riche qui permet d’accéder finement aux composantes de transport et d’aimantation du système, mais est également un élément fondamental de l’évaluation des performances d’un dispositif [Lei 2011]. Ainsi pour la mesure de champ magnétique, le bruit va donner la limite intrinsèque de mesure du système.

Cette thèse vise donc à étudier à travers la mesure de bruit des systèmes tunnel magnétiques, qui comprendront à la fois des systèmes amorphes ou polycristallins et des systèmes cristallins, et comprendra l’étude d’inclusions paramagnétiques qui modifie le régime de transport tunnel et peut faire apparaitre dans certaines conditions un phénomène d’inversion de la courbe courant tension [Katcko 2019], [Chowrira 2022].

[Lei 2011] Z. Q. Lei, et al, IEEE Trans. Mag. 43 602 (2011)
[Katcko 2019] Katcko et al, Comm. Phys. 2 116 (2019)
[Chowrira 2022] B. Chowrira et al, Adv. Mater., 34, 2206688 (2022)

Concentrations maximales de dopants actifs atteignables par recuit laser nanoseconde

Les régions ‘source’ et ‘drain’ des transistors sont classiquement formées par implantation ionique de dopants (B, P) dans le silicium ou l’alliage SiGe suivi d’un traitement thermique pour guérir le cristal et activer électriquement ces dopants. Dans le cas de l’intégration 3D séquentielle, architecture avec au moins deux niveaux de transistors superposés, le budget thermique autorisé pour la réalisation du niveau supérieur est très limité, pour éviter la dégradation du niveau inférieur. Les recuits classiques pendant quelques secondes à quelques minutes entre 600 et 1050°C ne sont plus possibles. Il faut alors faire appel au recuit laser nanoseconde (NLA), qui permet des recuits ultra-courts avec une chaleur confinée en extrême surface (~ 10-20 nm) de part sa longueur d'onde et sa durée d'impulsion. Selon la quantité de chaleur apportée à une couche de Si ou SiGe amorphe par NLA, différents phénomènes peuvent être observés. Lorsque la quantité de chaleur est suffisante, la couche fond. D'autre part, lorsque la quantité de chaleur ne dépasse pas le seuil de fusion, une re-croissance épitaxiale en phase solide (SPER) peut avoir lieu. Dans les deux cas, la vitesse de refroidissement extrême permet potentiellement d’atteindre des concentrations de dopants actifs au-delà de la limite de solubilité. Cependant, la dose active maximale atteignable (phosphore et bore dans le silicium et bore dans le silicium-germanium) n'est pas connue, tant pour le régime solide que liquide.

Conception d'un générateur d’aléa spécifique à la technologie FD-SOI

Les TRNGs (True Random Number Generators) sont les blocs essentiels de tout système cryptographique. Les normes actuelles, telles que l'AIS-31, nécessitent un modèle stochastique, qui relie directement le modèle de la source physique du hasard à l'entropie des bits aléatoires générés. Les TRNG sont évalués en fonction de leur débit, de leur efficacité et de leur robustesse. A ce titre, le FD-SOI (Fully Depleted Silicon on Insulator) est une technologie bien connue pour ses avantages en termes de consommation, mais aussi pour l'adaptabilité de ses caractéristiques ajustées par la deuxième grille appelée BOX (Buried Oxide).
Le sujet de thèse vise à étendre l'utilisation de la grille arrière en étudiant les opportunités offertes par une gestion intégrée de celle-ci. En appliquant une tension sur la BOX, on peut ajuster les caractéristiques au niveau du transistor. Cette technique, appelée « back-biasing », permet d'affiner les caractéristiques des dispositifs et n'a jusqu'à présent pas été utilisée dans la conception de primitives de sécurité. Cette technique sera implémentée pour un TRNG spécifique FD-SOI basé sur un principe d’échantillonnage cohérent.

L'impact des défauts intrinsèques et extrinsèques sur le Ron dynamique et sur off-state courants de fuite des transistors latéraux à base de GaN pour la puissance

Le dopage intentionnel de transistors latéraux à haute mobilité électronique (HEMT) de puissance GaN avec des impuretés de carbone (C) est une technique courante pour réduire la conductivité du buffer et augmenter le claquage de tension. Cependant, cela se fait au prix d'une augmentation des défauts intrinsèques ainsi que d'une dégradation de la résistance dynamique (Ron) et d'effets d'effondrement du courant.
Le but de ce projet est de comparer les performances de dispositifs HEMT contenant différentes quantités de défauts extrinsèques (tels que les atomes de C) et de défauts intrinsèques (tels que les dislocations), en fonction des conditions de croissance pour guider vers une structure buffer optimisée avec une bonne dynamique de Ron et faible fuite verticale simultanément.

Intégration de siliciure de titane dans les futures générations de transistors basse consommation

Dans le contexte ultra concurrentiel de l’industrie des semi-conducteurs, le CEA travaille sur le développement de transistors très basse consommation et très performants pour l’industrie européenne. Ces transistors sont appelés FD-SOI. La thèse proposée se déroulera au sein du CEA-LETI, reconnut mondialement pour son expertise dans le domaine du FD-SOI. Au sein du LETI, vous intégrerez une équipe de 6 à 7 personnes travaillant sur les siliciures.

Votre objectif : développer le siliciure de demain et comprendre la meilleure façon de l’intégrer dans le process de fabrication des transistors. Le siliciure, un alliage entre un métal et le silicium, est un élément clé d’un circuit électronique car il permet de faire le lien entre la partie passive (fil de connexion) et la partie active (transistor). Afin de réduire la consommation de ces circuits, il est impératif de réduire la résistance de cet alliage au passage du courant. Pour cela, vous devrez étudiez les phases cristallines, la résistivité et la stabilité thermique de ces alliages à l’aide de techniques de caractérisation telles que la diffraction de rayons X, la microscopie électronique ou les mesures électriques en collaboration avec des experts de ces domaines. Des expériences de diffraction X sur synchrotron (Très Grand Instrument de Recherche) comme l’ESRF sur Grenoble pourront être aussi envisagées. Vous travaillerez aussi à développer de nouvelles approches d’intégration de ces siliciures au sein d’un process de fabrication complexe (traitement thermique, implantation, dépôt…). Enfin, vous aurez l’opportunité de caractériser électriquement l’impact des différentes intégrations de siliciure sur les performances des transistors.

Réalisation de grilles MOSFET au nœud sub-10nm sur FD-SOI

Dans le cadre du projet NextGen et du ChipACT Européen permettant d’assurer la souveraineté et la compétitivité de la France et de l’Europe en matière de nano-composants électroniques, le CEA-LETI lance la conception de nouvelles puces FD-SOI. Déjà présents au quotidien dans le secteur de l’automobile ou des objets connectés, les transistors FD-SOI 28-18nm sont produits en grand volume par des fondeurs de la microélectronique tel que STMicroelectronics. Cette technologie se base sur une architecture innovante permettant la réalisation de transistors plus rapides, fiables et moins énergivores que les transistors sur substrats massifs. Le passage au nœud de 10nm permettra d’améliorer les performances de cette technologie tout en étant compatible avec les enjeux de sobriété énergétique et les défis de la miniaturisation.
Le transistor à effet de champ FET (« Field-Effect Transistor ») au nœud 10nm nécessite un empilement de grille complexes de type silicium/isolant high-k/métal. L’ajout du diélectrique high-k permet de diminuer les courants de fuite de la grille, mais son utilisation couplée à la miniaturisation des composants induit de nouvelles difficultés sur le comportement électrique du FET liées à l’hétérogénéité des matériaux constituant l’empilement de grille. Pour tenter de résoudre ces difficultés, ce doctorat se focalise sur un assemblage incluant le dépôt de films métalliques extrêmement minces sur high-k et permettant un ajustement de la tension de seuil des transistors. Afin d’étudier ces couches et réaliser les dépôts métalliques, le CEA-LETI s’équipe d’un équipement PVD de co-pulvérisation muti-cathodes sur tranche de silicium 300mm. Il permettra de réaliser des alliages et couches métalliques complexes ajustés en composition avec un contrôle de l’épaisseur à l’échelle de l’atome.

Dispositifs ultimes à désertion totale sur substrat isolant pour applications en radio fréquence

La thèse sera effectuée dans le cadre du projet NEXTGEN visant à développer la prochaine génération de dispositifs en silicium sur isolant pour les futures technologies CMOS afin de renforcer la compétitivité européenne dans le secteur de la microélectronique.

Notre laboratoire est chargé d'explorer, de planifier, et de piloter le développement des dispositifs actifs RF: c'est une formidable opportunité de mener de la recherche en utilisant des instrumentations a l’état de l’art tout en travaillant en étroite collaboration avec nos partenaires industriels.

Pendant votre séjour au CEA-LETI, vous vous attendrez à vous engager dans une gamme de tâches d'ingénierie qui peuvent comprendre:
- Effectuer une estimation analytique des propriétés des dispositifs et évaluer l'impact des choix technologiques sur les performances des dispositifs electroniques
- Effectuer et/ou analyser des simulations pour prédire la performance attendue ou obtenir des informations sur le comportement des dispositifs.
- L’exploration de données sur une vaste gamme de mesures : saisir les informations pertinentes et identifier les tendances ou les corrélations
- Quand nécessaire, passer de longues périodes dans le laboratoire pour effectuer ou participer à des campagnes de caractérisations de dispositifs RF.
En fonction des attendus ou de votre profil, les sujets pourront être discutés dynamiquement.

Impact et cohabitation du Lithium sur une plateforme de microélectronique

Contexte : les matériaux à base de Lithium, qu’ils soient en couches minces ou sous forme de matériaux massifs, présentent un fort intérêt avec des applications variées (batteries, composants RF...). Cependant, la cohabitation du Lithium avec les matériaux dits « standards » de la microélectronique requiert une attention particulière quant à une dissémination en salle blanche et son impact éventuelle sur les performances électriques des dispositifs. En effet, par principe de précaution, ces matériaux sont « confinés » sur des lignes de fabrication dédiées, sans complètement connaitre leur effet sur les dispositifs fabriqués. L’ambition de ce travail est de comprendre les phénomènes de dissémination du Lithium, proposer des solutions permettant de la contrôler et de tirer profit d’éventuels effets bénéfiques.
Mission : au cours de cette thèse vous travaillerez en étroite collaboration avec une équipe pluridisciplinaire d’experts du CEA et leurs partenaires. Il s’agira de mettre en évidence les vecteurs possibles de dissémination du Lithium dans des espaces communs situés en salle blanche. Par ailleurs, vous définirez une méthodologie d’identification et de quantification du lithium dans différents matériaux et aux interfaces de ceux-ci à l’aide d’outils de caractérisation physico-chimique disponibles dans les équipes « contamination métallique opérationnelle » (CMO, en salle blanche) et « faisceaux d’ions » (FI, au sein de la plateforme de nano-caractérisation (PFNC) ) du Laboratoire d’Analyse de Surfaces & Interfaces (LASI). Une importante part du travail reposera sur des méthodes d’analyse par faisceau d’ions telle que la spectrométrie de masse des ions secondaires. Cette mise en place permettra d’étudier les mécanismes et cinétique de diffusion du lithium ainsi que d’évaluer son impact sur les performances de dispositifs de type « microélectronique ».
Profil : Chimiste, physicien(ne), ingénieur(e) …, vous avez des connaissances en chimie / physique des matériaux ou semi-conducteurs. Titulaire d’un Bac+5, vous êtes curieux/se, rigoureux/se, créatif/ve et souhaitez participer à un projet de recherche de 3 ans en support à la microélectronique.

Développement de substrats innovants (de Ga2O3 transféré sur SiC) pour l’électronique de puissance

Améliorer l'efficacité des dispositifs de conversion d'énergie est un objectif majeur pour de nombreuses organisations internationales [1]. Les industries de l’électronique de puissance réalisent actuellement d'importants efforts de développement pour atteindre ces objectifs. En particulier, les récents progrès technologiques obtenus sur le carbure de silicium (SiC) montrent des architectures de substrats innovantes (film de SiC monocristallin transféré sur SiC polycristallin) sont très prometteuses industriellement [2-4]. Ces substrats permettent d'obtenir de meilleures performances tout en réduisant simultanément les impacts environnementaux. Avec ce sujet de thèse, nous proposons d'explorer de nouvelles frontières au-delà de ces développements récents, en étudiant un matériau encore très récent dans le domaine de l’électronique de puissance : l’oxyde de gallium (Ga2O3).
Les objectifs de recherche de ce sujet consistent à développer un substrat comportant une fine couche de Ga2O3 transférée sur un support en SiC polycristallin à l'aide de la technologie Smart Cut™ [5]. Cette architecture permettra de tirer parti de la forte valeur de la largeur de bande interdite et du fort champ électrique au claquage du matériau Ga2O3 tout en compensant sa faible conductivité thermique par celle du SiC. Des simulations numériques seront réalisées pour étudier les mécanismes de conduction électrique et thermique à travers l'interface Ga2O3/SiC. Parallèlement, la fabrication technologique de substrats bicouches sera mise au point en salle blanche afin, in fine, de pouvoir caractériser les performances électriques et thermiques d'une telle hétérostructure. Des caractérisations physico-chimiques avancées (imagerie TEM, Raman, SIMS, XRD…) seront utilisées pour compléter l’étude matériau d’une tel empilement.
[1] European Commission, Energy, Climate change, Environment, 2022. [Online]. Available: https://energy.ec.europa.eu/topics/energy-efficiency/energy-efficiency-targets-directive-and-rules_en
[2] S. Rouchier et al., Materials Science Forum, vol. 1062, pp. 131–135, 2022, doi: 10.4028/p-mxxdef.
[3] O. Bonnin, E. Guiot, and W. Schwarzenbach, Coumpound Semiconductor Issue, vol. 27, no. VI pp. 18-22, 2021. [Online]. Available: https://compoundsemiconductor.net/magazine#y2021
[4] G. Gelineau et al., Materials Science Forum, vol. 1089, pp. 71–79, 2023, doi: 10.4028/p-026sj4.
[5] M. Bruel and B. A. Auberton-Hervé, Jpn. J. Appl. Phys., vol. 36, no. 3S, p. 1636, 1997, doi: 10.1143/JJAP.36.1636.

Développement et caractérisation d'assemblages hybrides Cu-diélectrique à basse température

Le collage hybride Cu-diélectrique est une technologie d'assemblage de composants à très faible pas d'interconnexion, qui ouvre la voie à de nouvelles intégrations pour des applications exigeantes telles que le calcul haute performance, les smart imageurs,... Le Leti est impliqué depuis plus de 10 ans dans le développement de cette technologie, en partenariat avec divers industriels et académies, pour maîtriser des pas de connexion de plus en plus petits (< 1µm), ou évaluer de nouvelles techniques telles que l'auto-assemblage ‘puce à plaque’. Dans ce contexte, le collage hybride à basse température permettrait de nouvelles voies d’intégration notamment pour les systèmes hétérogènes (III-V sur CMOS,…) ou pour les composants sensibles thermiquement (résines colorées, mémoires non-volatiles,…).

L’objectif de cette thèse est de développer et caractériser des assemblages hybrides Cu-diélectrique à basse température, de l’ambiante à 250°C. Une première partie de la thèse sera consacrée à l’identification de matériaux diélectriques pertinents pour le collage hybride (SiN, SiON, SiCN, …). Les propriétés critiques de ces matériaux (permittivité, hygroscopie,…) seront mesurées et comparées à celles de la référence SiO2 haute température. Dans une deuxième partie, les diélectriques sélectionnés seront intégrés dans la technologie d’assemblage hybride 'plaque à plaque' et chaque étape (niveau damascène, préparation de surface, collage direct) sera adaptée au besoin. La troisième partie de la thèse sera consacrée à la caractérisation électrique et aux tests de fiabilité des assemblages obtenus à basse température.

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