Réseaux de neurones associatifs à minimisation d’énergie utilisant des mémoires résistives
Ce projet de thèse vise à développer des réseaux neuronaux associatifs de type Hopfield, capables d’effectuer l’inférence par minimisation d’énergie.
L’objectif est d’exploiter ces dynamiques pour le débruitage et la reconstruction d’images à proximité des capteurs, dans des systèmes fortement contraints en énergie et en latence.
Les synapses du réseau seront implémentées dans des matrices de mémoires résistives ReRAM, permettant des opérations analogiques directement en mémoire.
Le travail portera sur le dimensionnement de ces architectures, en tenant compte de la taille des matrices, de la quantification des poids, de la variabilité des dispositifs et de leur endurance.
Des modèles de référence seront développés sous PyTorch afin d’évaluer différentes dynamiques neuronales et stratégies d’implémentation.
Le débruitage d’images par blocs servira de cas d’usage principal pour mesurer les compromis entre qualité de reconstruction, rapidité et consommation énergétique.
Une attention particulière sera portée à la robustesse des réseaux face aux non-idéalités matérielles, notamment le bruit, la variabilité et la dérive des mémoires.
Le projet explorera également des mécanismes d’apprentissage local sur puce, permettant une adaptation progressive aux changements du capteur, de la scène ou du matériel.
Ces règles devront rester compatibles avec les contraintes d’endurance des mémoires résistives.
À terme, la thèse devra fournir des recommandations de dimensionnement matériel et préparer la conception d’un démonstrateur expérimental.
L’enjeu scientifique est de montrer qu’une inférence associative dynamique peut constituer une brique efficace, robuste et basse consommation pour l’IA embarquée.
Characterisation de jonctions de transistors SOI réalisés à bas budget thermique
Rejoignez CEA-Leti et CROMA pour analyser en profondeur les jonctions d'une nouvelle technologie. En effet, nos transistors sont fabriqués sous un budget thermique restreint pour une intégration séquentielle 3D, ce qui rend l'activation des dopants très difficile ! Notre équipe vous soutiendra techniquement et scientifiquement pour mener à bien ce travail. Certaines données sont déjà disponibles et n'attendent que votre analyse.
Au cours de cette thèse, vous aurez l'opportunité de réaliser toutes ces taches:
De l'idée (simulation, bibliographie, TCAD) 20%
Compréhension des processus (implantation, SPER) 10%
Gestion de l'intégration et de la fabrication en salle blanche 10%
Caractérisation (physique et électrique : bruit, DLTS…) 50%
Valorisation (présentations, articles) 10%
Cette thèse offre une chance unique d'être à la pointe de l'innovation technologique et de faire un impact significatif dans le domaine de la SOI avancée. Rejoignez nous et faites le premier pas vers une carrière passionnante dans la recherche et le développement !
Avec un parcours en microélectronique ou en nanotechnologies, vous êtes curieux de l'intégration de nouveaux processus, vous n'avez pas peur des équations et vous avez aimé les cours sur les semi-conducteurs à l'école. Vous voulez résoudre des énigmes complexes et aimez collaborer avec les autres pour trouver des solutions innovantes.
Support logiciel pour l'utilisation d'accélérateur de calcul et de transfert mémoire
Pour des raisons d'énergie les futurs ordinateurs devront utiliser des accélérateurs pour le calcul comme pour les accès à la mémoire (GPU, TPU, NPU, DMA intelligents). Les application d'IA ont des besoins en calcul intensif à la fois en intensité de calcul et en débits mémoire.
Ces accélérateurs ne se basent pas sur un jeu d'instruction simple (ISA), ils s'affranchissent du modèle de Von Neuman et ils nécessitent d'écrire manuellement du code spécialisé.
Par ailleurs, il est difficile de comparer l'utilisation de ces accélérateurs avec un code utilisant un processeur non spécialisé, les codes sources initiaux étant très différents.
HybroLang est un langage de programmation proche matériel permettant d'exprimer des programmes utilisant toutes les capacités de calcul d'un processeur tout en permettant une spécialisation du code en fonction des données connues à l'exécution.
Le compilateur HybroGen a déjà démontré sa capacité de programmation d'accélérateurs de calcul en mémoire, comme en optimisation de code sur CPU classique en réalisant des optimisations innovantes.
Cette thèse se propose d'étendre le langage HybroLang afin de :
- faciliter la programmation d'application d'IA apportant le support pour des données complexes : stencils, convolution, calcul clairsemé
- permettre la génération de code à la fois sur CPU et avec des accélérateurs matériels en cours de développement au CEA (calcul clairsemé, calcul en mémoire, accès à la mémoire)
- permettre la comparaison d'architectures différentes en partant d'un seul code source d'application
Idéalement un candidat devra avoir des connaissances dans les domaines suivants : architecture des ordinateurs, implémentation de langage de programmation, compilation et optimisation de code.
Développement soutenable de circuits et systèmes numériques : Prise en compte des limites planétaires
Les développements technologiques dans le secteur de l’électronique connaissent une croissance rapide, accompagnée d’un intérêt accru pour la prise en compte de leurs impacts environnementaux. Toutefois, les approches actuelles restent majoritairement centrées sur des réductions relatives des impacts (efficacité énergétique, optimisation des ressources), sans garantir une compatibilité réelle avec les limites planétaires. Dans ce contexte, la notion de soutenabilité absolue apparaît comme un cadre indispensable pour orienter les futurs développements des systèmes électroniques.
La thèse s’attaque à plusieurs défis scientifiques majeurs : comment identifier, pour le secteur électronique, des capacités de charge et des principes de partage, notions de base de la soutenabilité absolue, déclinables jusqu’aux niveaux des systèmes numériques et des circuits intégrés ? Comment intégrer concrètement les limites planétaires dans la conception de systèmes et circuits ?
L’objectif principal de cette thèse est de passer d’une logique de réduction relative des impacts environnementaux à une conception compatible avec les limites planétaires. Elle vise à définir des scénarios socio-techniques permettant d’identifier des principes de partage, à réaliser la première analyse de cycle de vie absolue d’un système numérique, et à proposer la première conception d’un circuit fondée sur des limites absolues, ouvrant la voie à un développement réellement soutenable de l’électronique.
Interconnexions 3D pour le design et la fabrication de processeurs quantiques
Pour améliorer les performances des ordinateurs quantiques, l'intégration tridimensionnelle (3D) est désormais essentielle. Grâce à des technologies telles que le flip-chip, le routage multi-niveaux ou même des vias traversants (TSV), l'intégration 3D offre des solutions pour augmenter le nombre de qubits sur un processeur, réduire les pertes de signaux et le cross-talk, et même améliorer la gestion thermique. Tous ces aspects sont essentiels pour continuer la mise à l'échelle des qubits.
Notre équipe développe des technologies d'interconnexion 3D (par exemple, des microbumps supraconducteurs et des TSV) pour la prochaine génération de processeurs quantiques. Cette thèse se concentrera sur la caractérisation électrique et radiofréquence de ces interconnexions et des dispositifs quantiques intégrés à proximité afin d'étudier l'impact de ces briques technologiques 3D sur les propriétés quantiques des systèmes formés.
Cette thèse se situe à la frontière entre les défis matériaux, technologiques et physiques des systèmes quantiques. Vous travaillerez avec les équipes du CEA-LETI et du CEA-IRIG. En tant que doctorant, vous participerez à la conception et au layout des véhicules de tests ainsi qu'à leur fabrication. Vous mènerez également les mesures à basse température des échantillons fabriqués, effectuerez les analyses associées et rédigerez des rapports.
Technologies de surface pour augmenter le temps de cohérence des Qubits supraconducteurs
Les défauts des matériaux dans les circuits quantiques supraconducteurs, en particulier les défauts de type systèmes à deux niveaux (TLS), sont une source majeure de décohérence, limitant ainsi les performances des qubits. Par conséquent, identifier l'origine microscopique des défauts TLS potentiels et développer des stratégies pour les éliminer est essentiel pour améliorer les performances des qubits supraconducteurs. Ce projet propose une approche originale qui combine la passivation de la surface du supraconducteur avec des films déposés par dépôt de couches atomiques (ALD), qui possèdent intrinsèquement des densités de défauts TLS plus faibles, ainsi que des traitements thermiques conçus pour dissoudre les oxydes natifs présents initialement. Ces couches de passivation seront testées sur des résonateurs 3D en Nb, puis implémentées dans des résonateurs 2D et des qubits afin de mesurer leur temps de cohérence. Le projet effectuera également des études systématiques des matériaux en utilisant des techniques de caractérisation complémentaires pour corréler les améliorations des performances des qubits avec les modifications chimiques et cristallines de la surface.
CORTEX: Orchestration de Conteneurs pour les applications Temps-Réel, Embarqués/edge, à criticité miXte
Cette proposition de thèse de doctorat vise à développer un schéma d'orchestration de conteneurs pour les applications en temps réel, déployées sur un continuum de ressources de calcul hétérogènes dans l'espace embarqué-edge-cloud, avec un focus particulier sur les applications nécessitant des garanties en temps réel.
Les applications, allant des véhicules autonomes, à la surveillance de l'environnement ou à l'automatisation industrielle, exigent traditionnellement une grande prédictibilité avec des garanties en temps réel, mais elles demandent de plus en plus de flexibilité à l'exécution ainsi qu'une minimisation de leur empreinte environnementale globale.
Pour ces applications, une stratégie adaptative innovante est nécessaire pour optimiser dynamiquement (à l'exécution) le déploiement des charges logicielles sur les nœuds matériels, avec un objectif mixte-critique combinant des garanties en temps réel et la minimisation de l'empreinte environnementale.
Nouvelle génération de mémoires ferroélectriques FeRAM 3D avec bitcell 1T-1C entièrement intégrée en BEOL
Les mémoires ferroélectriques de type FeRAM 1T-1C à base de HZO ont le potentiel pour remplacer les derniers niveaux de Cache. Le CEA-Leti est à l’état de l’art dans le domaine au nœud 22nm [1], avec des bitcells 1T-1C déjà plus denses que celle de la SRAM. Dans cette approche le transistor de sélection (1T) est un transistor front-end et la capacité ferroélectrique tridimensionnelle (1C) est intégrée en back-end. Il a été montré par Micron [2] que l’utilisation d’un transistor back-end tridimensionnel en silicium polycristallin permettait 1/ de densifier la bitcell, 2/ d’empiler plusieurs niveaux de FeRAM et 3/ d’utiliser le CMOS sous les matrices pour la logique de contrôle (CMOS Under Array - CuA).
L’objet de cette thèse est d’évaluer d’autres types de sélecteurs, en particulier des FET à canal oxyde semiconducteur amorphe (AOSFET) verticaux intégrés en back-end, pour les nouvelles génération de mémoires FeRAM. Les caractéristiques de ces transistors back-end [3] (faible Ioff, faible Ion, faible Vth) devraient offrir des avantages significatifs pour le fonctionnement des matrices mémoires FeRAM à très basses tensions (< 1V) tout en permettant d’intégrer des bitcells 1T-1C très denses entièrement en back-end.
La thèse sera principalement orientée DTCO (Design Technology Co-Optimization) afin de proposer des bitcells denses utilisant des schémas d’intégration réalistes. Elle pourra également s’appuyer sur les résultats expérimentaux récents obtenus au CEA tant sur les AOSFET que sur les Capas Ferroélectriques 3D [1] en vue de premières démonstrations silicium.
[1] S. Martin et al., IEDM 2024; [2] N. Ramaswamy et al., IEDM 2023; [3] S. Deng et al., VLSI 2025
Technologies SOI avancées: conception, integration et caractérisations électriques
Rejoignez le CEA-Leti pour développer un module technologique (local ground plane)pour diverses applications (FDSOI, dispositifs RF, pixels ultra-miniaturisés, cryo-RF et quantique).
Ce sujet de thèse est stimulant car vous allez concevoir étape par étape un module spécifique et le tester électriquement. Notre équipe vous soutiendra techniquement et scientifiquement pour mener à bien ce travail. Certaines données sont déjà disponibles et n'attendent que votre analyse.
Au cours de cette thèse, vous aurez l'opportunité d'apprendre comment un module est conçu étape par étape :
De l'idée (simulation, bibliographie)
Compréhension des matériaux et des procédés (collage, CMP)
Intégration et gestion de la fabrication en salle blanche
Caractérisation (physique et électrique : mobilité, pièges d'interface)
Valorisation (présentations, articles)
Développement de sources de photons multiplexées pour les technologies quantiques
Les technologies de l’information quantique offrent de nombreuses promesses notamment dans le domaine du calcul et des communications sécurisées. Les qubits photoniques, du fait de leur excellente robustesse à la décohérence sont particulièrement intéressants pour les communications quantiques, y compris à température ambiante. Ils offrent également une alternative à d’autres technologies de qubits dans le cadre du calcul quantique. Afin de déployer à grande échelle ces applications, il est nécessaire de disposer de dispositifs compacts, bon marché, en grand nombre. La photonique sur silicium est une plate-forme attractive pour parvenir à cet objectif, en implémentant différents composants clé de génération, manipulation et détection de qubits photoniques. Sur silicium, la génération de qubits photoniques repose sur la génération de paires de photons par effet non-linéaire dans le silicium, présentant différents attraits tels que le fonctionnement à température ambiante, la possibilité d’utiliser la paire de photons comme source de photons uniques annoncés, et la possibilité de générer des photons indiscernables à partir de deux sources spatialement distinctes.
L’objectif de cette thèse est de travailler au développement, au suivi de fabrication et à la caractérisation en laboratoire de sources de paires de photons multiplexées sur puce silicium afin de surpasser les limites inhérentes au processus physique de génération de paires de photons. Dans l’objectif d’une intégration complète sur une puce unique, il sera également essentiel de pouvoir filtrer efficacement la lumière indésirable, afin de ne garder que les photons d’intérêt. C’est pourquoi un accent particulier sera également mis sur le développement de filtres intégrés à très fort taux de réjection.