États de graphe universels pour des réseaux quantiques robustes et la correction d’erreurs quantiques

Les dernières années ont vu des avancées notables dans les technologies quantiques, consolidant le développement des éléments de base pour le déploiement des futurs réseaux quantiques. De tels réseaux peuvent servir à diverses fins, notamment permettre la transmission d'états quantiques entre des parties physiquement éloignées, ou améliorer les capacités de calcul des ordinateurs quantiques en combinant plusieurs processeurs quantiques. Lorsque seules sont autorisées les opérations quantiques locales et la communication classique (LOCC), l'état quantique initialement partagé entre les parties joue un rôle clé, et peut à la fois permettre des applications spécifiques ou fournir les moyens de répondre à des questions théoriques non résolues.
Ce projet de thèse vise à explorer les états quantiques universellement k-stabilisateurs, c'est-à-dire les états quantiques à n qubits qui permettent d'induire n'importe quel état stabilisateur sur n'importe quel sous-ensemble de k qubits, en utilisant uniquement des protocoles LOCC. Les états stabilisateurs peuvent être décrits en utilisant le formalisme des états de graphe, représentant l'une des classes les plus importantes d’intrication multipartite et une ressource puissante pour de nombreux protocoles quantiques multipartites. L'objectif de la thèse est triple. Un premier objectif est de développer des méthodes déterministes pour construire des états de graphe universellement k-stabilisateurs sur un nombre de qubits n quadratique par rapport à k (limite théorique), améliorant ainsi la scalabilité et l'efficacité par rapport à l'état actuel de l'art. Un deuxième objectif est d'étudier la robustesse du protocole dérivé, pour préparer un état stabilisateur quantique désiré sur un sous-ensemble de k qubits, face aux menaces potentielles posées par des parties malveillantes ou des pertes de qubits. Enfin, le dernier objectif de la thèse est d'identifier les liens et les implications entre les états de graphe universellement k-stabilisateurs, la robustesse et la correction d'erreurs quantiques, comme moyen de concevoir de nouveaux codes quantiques d'intérêt indépendant, ou d'accroître la fiabilité des réseaux quantiques.

Application du calcul quantique à l’heure du NISQ au Machine Learning

L'informatique quantique est censée offrir à l'avenir un avantage dans divers algorithmes, y compris certains qui sont considérés comme difficiles pour les ordinateurs traditionnels (par exemple, la factorisation des nombres premiers). Cependant, à une époque où les ordinateurs quantiques bruités (NISQ QC) sont la norme, l'utilisation concrète des ordinateurs NISQ semble prometteuse sur des approches d'optimisation et de l'efficacité énergétique plutôt que sur les performances algorithmiques pures.

Dans ce contexte, cette thèse de doctorat vise à aborder l'utilisation des NISQ pour améliorer le processus d'apprentissage des réseaux neuronaux (NN). En effet, la phase d'apprentissage des NN est probablement le moment le plus gourmand en énergie dans les approches traditionnelles. L'utilisation de techniques d'optimisation quantique ou de résolution de systèmes linéaires quantiques pourrait potentiellement offrir un avantage énergétique, en plus du fait que la phase d'apprentissage pourrait être réalisée avec un ensemble moins étendu d'exemples d'entraînement.

Développement et intégration de solution de booster de mobilité dans les technologies FDSOI

Les technologies CMOS sur substrats sur isolant complètement désertés FDSOI ont montrés leur efficacité dans des domaines tels que les application basse puissance et basse fuites, comme par exemple dans le domaine de la téléphonie mobile ou encore l’internet des objets. Cela est principalement dû à l’excellent contrôle électrostatique du canal du transistor de par la présence d’un oxyde enterré, une faible variabilité et une grande flexibilité grâce à la modulation de la tension de seuil par des polarisations face arrière. L’objectif de la thèse sera d’étudier la contrainte mécanique comme option pour améliorer la performance des transistors FDSOI pour les nœuds technologiques avancés. Ces déformation mécaniques pour améliorer la mobilité des porteurs peuvent avoir lieu directement dans le canal ou de façon plus indirectes comme par exemple par les sources et drains. L’étudiant aura en charge, avec l’aide de l’équipe, d’étudier les différentes techniques de façon théoriques puis d’implémenter les meilleures solutions sur des boucles courtes ou sur des lot électriques. Des simulations mécaniques et électriques seront aussi réalisées pour aider à la compréhension des résultats obtenus.

Partitionnement de circuits intégrés pour le contrôle de Qubits semi-conducteurs passant à l’échelle : co-conception des fonctions cryoCMOS et à température ambiante

Les algorithmes quantiques capable de démontrer un avantage quantique nécessiteront l’utilisation de processeurs quantiques (QPU) dotés de plusieurs milliers de Qubits. La conception d’un tel calculateur quantique est un défi pluridisciplinaire au cœur de l’ingénierie quantique. L’électronique de contrôle y fait face à des contraintes particulières liées à la température cryogénique à laquelle opèrent les Qubits. S’appuyant sur son expertise relative à la conception de technologies à base de silicium, le CEA vise à l’intégration de milliers de Qubits semiconducteurs au sein d’une même QPU.

L’objectif premier de cette thèse consiste à proposer une architecture de contrôle de Qubits numérique et analogique innovante passant à l’échelle en distribuant de l’électronique entre les différents étages du cryostat et l’extérieur à température ambiante. Le second objectif sera de réaliser des prototypes de cette chaîne de contrôle pour démontrer la faisabilité et les performances d’une telle architecture.

Les travaux s’appuieront sur une architecture existante à température ambiante et des blocs micro-électroniques à température cryogénique développés au sein du CEA. De nouveaux blocs et circuits seront développés pour permettre le passage à l'échelle de l'architecture quantique proposée. Les circuits correspondants seront fabriqués, testés et mesurés, et donneront lieu à des publications scientifiques.

Approche par clip pour améliorer l'efficacité énergétique des combinaisons d'intégration de matériel

Dans un contexte global d’automatisation de tâches, les réseaux de neurones artificiels sont actuellement utilisés dans de nombreux domaines nécessitant le traitement de données issu de capteurs : visions, sonores, vibrations.
Suivant différentes contraintes, le traitement de l’information peut être réalisé sur le Cloud (SIRI, AWS, TPU) ou de manière embarquée (plateforme Jetson de NVidia, Movidius, PNeuro/DNeuro du CEA-LIST). Dans ce second cas, de nombreuses contraintes matérielles doivent être prises en compte lors du dimensionnement de l’algorithme. Pour améliorer le portage sur plateforme matérielle, le LIST a développé des méthodes innovantes de l’état de l’art mondial permettant d’améliorer l’efficacité énergétique de ces plateformes.
L’efficacité énergétique des architectures Neuromorphique à technologie équivalente est contrainte par paradigme classique de la flexibilité vs l’efficacité. Autrement dit plus une architecture est capable d’effectuer des tâches (des réseaux) différentes, moins elles sont énergétiquement efficaces. Si cette relation ne peut être contournée pour une grande variété d’algorithmes, les réseaux de neurones sont des fonctions paramétriques, apprises pour une et donc potentiellement adaptables à d’autres tâches par une modification partielle de la topologie et/ou des paramètres.
Une technique,CLIP semble apporter une réponse, avec une forte capacité d'adaptation à des tâches variées et une possibilité d’utilisation de la multimodalité. Dans sa forme originelle cette méthode est présentée comme une méthode de mise en relation un texte et une image pour créer une tâche de classification.
L’objectif de la thèse est d’étudier le portage matériel de CLIP en proposant une architecture dédiée. La thèse s’organise en 3 temps forts, avec dans un premier temps une étude sur les mécanismes de CLIP, les opérations à effectuer, les conséquences sur les réseaux d’embedding. Dans le deuxième temps, les optimisations matérielles applicables à CLIP, telles que la quantification (ou autres) et une estimation de la flexibilité vs la généralité applicative. Pour finir une proposition architecturale et réalisation permettant une mesure de l’efficacité énergétique.

Conception de circuits numériques approximatifs sur des technologies à semi-conducteurs avancées

À l'ère de la digitalisation, notre dépendance envers les systèmes numériques, voraces en énergie, ne cesse de croître. Ce développement insatiable, conjugué à la menace du réchauffement climatique, exige des solutions innovantes. Le calcul approximatif (AxC) est une technique de conception offrant un compromis attrayant entre la précision de calcul et une réduction substantielle de la consommation d'énergie. Cette proposition de thèse vise à pousser l'AxC vers de nouveaux horizons en faisant appel à des technologies à semi-conducteurs avancées, dont les mémoires résistives, pour concevoir des circuits approximatifs probabilistes destinés à des applications cryptographiques.
Le projet de thèse comprendra des expérimentations pratiques avec des circuits intégrés, fabriqués au CEA, afin de caractériser et modéliser leur comportement probabiliste. Ensuite, le candidat proposera de nouvelles techniques d'AxC et réalisera une puce pour la validation expérimentale des solutions proposées. L'objectif ultime du projet est d'intégrer ces solutions de circuits approximatifs dans des applications cryptographiques.
Au-delà des passionnants défis scientifiques, cette thèse se déroulera à Grenoble, une ville pittoresque au milieu des Alpes françaises. La recherche se déroulera sur le site du CEA LIST, en collaboration avec le laboratoire TIMA, entourée d'une communauté dynamique d'experts en logiciel embarqué, cybersécurité, IoT, conception numérique et apprentissage automatique. Ensemble, nous aspirons à redéfinir le paysage de la conception numérique, contribuant à un avenir durable tout en profitant des splendides environs et de l'esprit collaboratif de Grenoble. Rejoignez-nous pour être pionniers dans la prochaine frontière de la cryptographie économe en énergie !

Le choix technologique dans l'écoconception d'architectures IA

Les systèmes électroniques ont un impact environnemental significatif en termes de consommation de ressources, d’émissions de gaz à effet de serre et de déchets électroniques, qui connaissent tous une tendance à la hausse massive. Une grande partie de l'impact est due à la production, et plus particulièrement à la fabrication de circuits intégrés, qui devient de plus en plus complexe, gourmande en énergie et en ressources avec les nouveaux nœuds technologiques. La technologie employée pour l'implémentation d'un circuit a des effets directs sur les coûts environnementaux pour la production et l'usage, la durée de vie du circuit et les possibilités de plusieurs cycles de vie dans une perspective d'économie circulaire. Le choix technologique devient donc une étape indispensable de la phase d'écoconception d'un circuit.
La thèse vise à intégrer l'exploration de différentes technologies dans un flot d'éco-conception de circuit intégré. Le travail a pour objet la définition d’une méthodologie pour une intégration systématique du choix technologique dans le flot, avec identification de la meilleure configuration de l’architecture implémentée pour une maximisation de la durée de vie et la prise en compte des stratégies d’économie circulaire. Les architectures visées par la thèse rentrent dans le domaine de l’IA embarqué, qui connait une tendance de déploiement à la hausse et comporte des défis sociétaux majeures. La thèse constituera une première étape de recherche vers une IA embarquée soutenable.

Développement de détecteurs de photons uniques supraconducteurs intégrés sur silicium pour le calcul quantique photonique

Le développement de technologies quantiques constitue un enjeu majeur pour l’avenir, en particulier pour les communications inviolables et pour les processeurs de calcul quantique offrant une puissance inégalée. Les bits quantiques photoniques (sous forme de photons uniques), du fait de leur excellente robustesse à la décohérence, sont des candidats très prometteurs pour ces applications. Nous développons au CEA-LETI une technologie de photonique quantique intégrée sur des substrats de silicium, donc industrialisable, comprenant différentes briques clés de génération, manipulation et détection de qubits photoniques.
Le sujet de thèse concerne le développement de détecteurs de photons uniques supraconducteurs intégrés, sensibles à la présence d’un seul photon, qui sont des composants indispensables pour le calcul quantique photonique. L’objectif de cette thèse sera tout d’abord de concevoir des détecteurs de photons uniques intégrés sur des guides d’onde à très faibles pertes utilisés pour le cœur du processeur de calcul quantique, de développer un procédé de fabrication en salle blanche compatible avec la plateforme photonique sur silicium existante et de caractériser leurs figures de mérite (efficacité de détection, coups d’obscurité, performances temporelles) à l’aide de laser atténués. L’objectif final de la thèse sera d’intégrer des petits circuits comprenant plusieurs détecteurs sur une même puce afin de caractériser la pureté et l’indiscernabilité entre photons uniques émis par une même source à boites quantiques développée en parallèle au CEA-IRIG, également situé sur le centre de Grenoble.
Ce travail de thèse sera effectué en collaboration entre le CEA-Leti et le CEA-IRIG et constituera une brique stratégique, nécessaire aux futures générations de calculateur quantique photonique comportant plusieurs dizaines de qubits.

Intégration de dispositifs quantiques sur hétérostructures Ge/SiGe

La réalisation de qubits de spin à partir de boites quantiques semiconductrices est activement explorée pour la mise au point de processeurs quantiques. S’appuyant sur les procédés de fabrication éprouvés de l'industrie microélectronique, cette technologie offrirait un passage à l’échelle plus rapide que d’autres technologies concurrentes. Récemment, des qubits directement dérivés de plateformes industrielles ont été démontrés, par exemple en technologie FDSOI au CEA-Leti ou sur technologie FinFET à Intel. Cependant, ces dernières souffrent de la présence d'une interface Si/SiO2 au plus proche des qubits, source d’un important désordre électrostatique.
Une alternative consiste à utiliser des hétérostructures semiconductrices à base d'empilements de Ge/SiGe. Cela permet le confinement des charges entre des interfaces cristallines, réduisant ainsi drastiquement l’impact du désordre électrostatique sur les qubits. De plus, la faible masse effective des porteurs dans le Ge permet de travailler avec des dimensions plus relâchées, et le fort couplage spin-orbite offre un moyen de manipuler les spins sans intégration d'éléments externes de contrôle.
La thèse portera sur le développement d'une filière quantique au CEA-Leti basée sur ces hétérostructures Ge/SiGe. Un premier axe de travail consistera à fabriquer sur coupons des structures de test de type barre de Hall et effectuer des mesures de mobilité à basse température pour optimiser la qualité des substrats et des matériaux utilisés dans les empilements de grilles.
En parallèle, une filière sur substrats 200mm reposant sur de la lithographie eBeam sera progressivement mise en place pour la fabrication de réseaux uni- et bidimensionnels de boîtes quantiques.
Le travail de thèse se fera en collaboration étroite entre les équipes des salles blanches du CEA-Leti et les équipes de physique du CEA-Irig.

Couplage spin-photon et électrodynamique quantique dans des architectures semiconductrices hybrides

Les années récentes ont vu d'énormes progrès dans le développement des technologies quantiques capables de mesurer et de contrôler des degrés de liberté quantiques dans des dispositif à l'état solide solide. Dans ce contexte, le CEA de Grenoble a été un pionnier dans la démonstration d'une architecture hybride CMOS dans laquelle un seul photon piégé dans un résonateur supraconducteur est fortement couplé au spin d'un trou unique confiné dans une double boîte quantique [1,2]. Cette expérience ouvre des perspectives importantes pour le développement de nouvelles architectures d'électrodynamique quantique avec des circuit hybrides où les photons peuvent sonder, intriquer et contrôler l'état quantique de spins éloignés.

Le potentiel de ces plateformes pour les technologies quantiques reste à évaluer d'un point de vue théorique, en particulier pour les applications au calcul et à la simulation quantique. Contrairement aux qubits purement supraconducteurs, le mécanisme de couplage spin-photon fort repose sur la présence d'une interaction spin-orbite importante dans la bande de valence du silicium.

Cette thèse de doctorat renforcera l'activité théorique du CEA sur ce sujet et étudiera comment optimiser les protocoles de lecture et de manipulation pour des architectures basées sur le silicium et le germanium. Un effort particulier sera consacré à la modélisation quantitative du couplage spin-photon et à l'étude des mécanismes limitants les performances de ces dispositifs (bruit quantique). Nous examinerons également les effets de l'interaction entre plusieurs spins couplés par le biais d'un ou plusieurs résonateurs.

[1] Strong coupling between a photon and a hole spin in silicon, Cécile X. Yu, Simon Zihlmann, José C. Abadillo-Uriel, Vincent P. Michal, Nils Rambal, Heimanu Niebojewski, Thomas Bedecarrats, Maud Vinet, Étienne Dumur, Michele Filippone, Benoit Bertrand, Silvano De Franceschi, Yann-Michel Niquet and Romain Maurand, Nature Nanotechnology 18, 741 (2023)
[2] Tunable hole spin-photon interaction based on g-matrix modulation, V. P. Michal, J. C. Abadillo-Uriel, S. Zihlmann, R. Maurand, Y.-M. Niquet, and M. Filippone, Phys. Rev. B 107, L041303 (2023)

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