Design Space Exploration pour les architectures à chiplets : approches Top-Down et Bottom-Up de partitionnement
Le ralentissement de la loi de Moore, l’augmentation continue des coûts de fabrication pour des nœuds technologiques avancés et la complexité croissante des systèmes sur puce (SoC) conduisent aujourd’hui l’industrie des semi-conducteurs vers de nouveaux paradigmes d’intégration. Dans ce contexte, les architectures à chiplets apparaissent comme une solution majeure pour concevoir les systèmes électroniques de prochaine génération.
Un chiplet désigne un composant modulaire intégré au sein d’un système multi-puces (multi-chiplet system), permettant d’assembler plusieurs blocs fonctionnels spécialisés (CPU, GPU, mémoires, accélérateurs IA, FPGA, interfaces I/O, etc.) dans un même package grâce aux technologies d’intégration avancées 2.5D et 3D [1].
L’utilisation de chiplets pour la conception de circuits présente de nombreux avantages, notamment une amélioration du rendement de fabrication et une réduction des coûts de développement. Cette approche favorise également la réutilisation d’IP matérielles ainsi que l’intégration hétérogène de différentes technologies de gravure au sein d’un même système. Enfin, les chiplets permettent de réduire le time-to-market tout en offrant une meilleure scalabilité architecturale.
L’adoption industrielle des chiplets est aujourd’hui massive, avec des architectures développées notamment par AMD, Intel ou Huawei. Cependant, cette modularité introduit un espace de conception extrêmement vaste et complexe. Les choix de partitionnement, de placement, de topologie d’interconnexion, de packaging et de réutilisation de chiplets sont fortement interdépendants et génèrent un problème d’optimisation combinatoire de très grande taille. La majorité des outils EDA actuels restent principalement centrés sur des optimisations locales ou sur des flots de conception monolithiques. Ils ne permettent pas encore d’explorer efficacement les compromis globaux entre coût, performances, consommation, rendement, réutilisabilité et contraintes physiques dans les systèmes multi-chiplets. Cependant, des premières approches académiques conçoivent des architectures chiplet 2.5D où le placement des chiplets et la topologie du réseau inter-chiplets sont optimisés ensemble [2]. Cette thèse s’inscrit dans cette dynamique et vise à développer de nouvelles méthodologies de Design Space Exploration (DSE) pour des architectures à base de chiplets, en considérant conjointement les aspects placement-routage et des méthodologies mixtes Top-Down et Bottom-up.
Références:
[1] Xiaohan Ma, Ying Wang, and Yinhe Han. Survey on chiplets : interface, interconnect and integration
methodology. CCF Transactions on High Performance Computing, 4(1) :43–52, 2022.
[2] Patrick Iff, Benigna Bruggmann, Maciej Besta, Luca Benini, and Torsten Hoefler. Placeit :
Placement-based inter-chiplet interconnect topologies. CoRR, Feb. 2025. preprint / arXiv.