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Co-optimisation des procédés de lithographie et des règles de design pour la microélectronique avancée

Défis technologiques Electronique et microélectronique - Optoélectronique Matériaux et procédés émergents pour les nanotechnologies et la microélectronique Sciences pour l’ingénieur

Résumé du sujet

L’évolution des performances des circuits intégrés repose historiquement sur la réduction de la taille des composants élémentaires. Le moteur principal de cette miniaturisation est la photolithographie, étape-clé du processus de fabrication des composants à semiconducteurs. Cette étape consiste à reproduire dans une résine photosensible le dessin des circuits à réaliser. Ces motifs complexes sont générés en une seule exposition. La lumière d’une source lumineuse de très faible longueur d’onde (DeepUV) y projette l’image d’un masque. Plus la résolution optique est poussée, plus la miniaturisation des circuits est améliorée.

Lors du développement de nouvelles technologies en microélectronique (ex. FDSOI 10nm, photonique avancée), il est nécessaire d’établir des règles de dessin des circuits et en parallèle de développer les procédés de photolithographie pour reproduire ces dessins sur la puce. L’objectif de la thèse est d’établir des passerelles entre ces 2 mondes distincts mais fortement imbriqués afin de co-optimiser leur développement.

En partant d’un cas pratique pour des technologies avancées, les travaux de thèse pourront aborder les axes/problématiques suivants :
- Améliorer la précision et le temps de cycle de la calibration des modèles numériques de lithographie nécessaires à la correction des effets de proximité optique (OPC) ;
- Identifier, grâce à des caractérisations CD-SEM, les configurations « design » limites et ajuster, en fonction, les contraintes des règles de dessin ;
- Imaginer des motifs innovants qui optimiseront l’espace dimensionnel couvert et les évaluer avec un outil de simulation rigoureuse de lithographie et/ou expérimentalement ;
- Intégrer les résultats de lithographie au sein des outils « design » afin d’établir des liens de causalité avec les performances électriques des dispositifs.

La thèse se déroulera à Grenoble, au CEA-Leti, acteur reconnu internationalement pour l’ excellence des ses travaux de recherche dans le domaine de la microélectronique, et bénéfiera des moyens exceptionnels de la salle blanche de cet institut. En particulier l’étudiant(e) sera rattaché(e) au Laboratoire de PAtterning Computationnel (LPAC) qui explore l’amélioration des procédés de lithographie et de gravure en s’appuyant fortement sur les outils numériques en fort partenariat avec de nombreux acteurs industriels majeurs. Ce labarotoire regroupe une quinzaine de personnes de profil varié et complémentaire (étudiant en Master, ingénieur alternant, doctorant, technicien, ingénieur et chercheur, en CDD ou en CDI), habituées à travailler en étroite collaboration afin de permettre à chacun de s’épanouir et de contribuer collectivement à l’avancé des travaux du laboratoire.

L’étudiant(e) sera amené(e) à publier et à partager ses travaux lors de différentes conférences internationales.

Laboratoire

Département des Plateformes Technologiques (LETI)
Service des procédés de Patterning
Laboratoire de Patterning Computationnel
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