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Etude et optimisation de l'erreur de placement intra-champ pour les noeuds technologiques avancés

Défis technologiques Electronique et microélectronique - Optoélectronique Matériaux et procédés émergents pour les nanotechnologies et la microélectronique Sciences pour l’ingénieur

Résumé du sujet

Dans le cadre du plan de relance de la microélectronique, poussé par la directive européenne France 2030 le CEA Leti agrandit son parc équipement et développe de nouvelles technologies pour les applications futures.
L'enjeu est de mettre au point plusieurs briques technologiques permettant le transfert industriel de procédés microélectroniques descendant jusqu'au nœud technologique 10nm.
La lithographie est l'étape la plus critique dans la fabrication d'un composant, car elle permet la définition des motifs adressés (dimensions, formes etc.) c'est pourquoi le travail de R&D autour de cette étape nécessite une attention particulière pour répondre aux besoins des industries.

Jusqu'à récemment, il suffisait de considérer les deux paramètres clés qui monitorent les limites de contrôle pour une performance optimale du dispositif :
- l'uniformité dans chaque zone de la plaque de la dimension critique (CDU), c'est-à-dire la taille d'un motif de contrôle critique,
- l'overlay (OVL) - c'est-à-dire la position relative entre deux niveaux de lithographie dans chaque champ, par rapport à leur position idéale.

Cependant, la réduction de la taille des motifs requiert une vision plus globale de ces paramètres de contrôle. Nous parlons alors d'"erreur de placement" combinant CDU et OVL, répondant à la question : "où se trouve réellement le motif" par rapport à sa position idéale?

Plusieurs études (ex: Mulkens J., et al. Proc. SPIE 1014505, 2017) montrent une dépendance de l’erreur de placement avec différents paramètres: correction de la proximité optique (OPC), erreurs de fabrication des réticules, matériaux, exposition & développement, overlay, uniformité des dimensions critiques, rugosité de la largeur de ligne etc.

Le budget d'erreur de placement devient donc très critique dans l'industrie, et est fortement corrélé avec l’exploitation des capacités à l’état de l’art de l’équipement pour assurer les procédés.
Cette thèse aura donc pour but de comprendre les verrous technologiques induits par l’intégration des procédés sur les erreurs de placement à l’échelle champ et plaque, de proposer des solutions pour caractériser la déformation intra-champ et d’optimiser les performances intra-champ en lithographie 193 immersion pour répondre aux exigences des technologies sub-10nm.

Les principaux axes de cette thèse peuvent être décrits comme suit :
1/ Acquérir une compréhension des enjeux du sujet par une veille bibliographique approfondie et une connaissance des stratégies en place actuellement dans le milieu microélectronique.
2/Se familiariser avec l'environnement salle blanche et apprendre à travailler sur des équipements de nouvelle génération, en particulier sur le scanner de lithographie 193i. Plusieurs formations nécessaires au sujet seront dispensées.
3/ Tout au long de la thèse, publier (revues scientifiques) et partager les résultats et les réalisations lors de différentes conférences.
4/ Rédaction et présentation du manuscrit de la thèse

Vous serez rattaché au laboratoire de lithographie (LLIT) du département des plateformes technologiques(DPFT)au CEA-LETI.
Vous intégrerez une équipe pluridisciplinaire et dynamique composée avec des pôles d’expertise qui vont de la maitrise du procédé de photolithographie optique à des lithographies alternatives comme le nanoimprint et la lithographie ebeam, sur des équipements à la pointe en salle blanche. L’équipe travaille en forte synergie avec plusieurs partenaires industriels, facilitant un transfert rapide de ses innovations.

Laboratoire

Département des Plateformes Technologiques (LETI)
Service des procédés de Patterning
Laboratoire
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