Qui sommes-nous ?
Espace utilisateur
Formation continue
Credit : L. Godart/CEA
D’un jour à plusieurs semaines, nos formations permettent une montée en compétence dans votre emploi ou accompagnent vers le retour à l’emploi. 
Conseil et accompagnement
Crédit : vgajic
Fort de plus de 60 ans d’expériences, l’INSTN accompagne les entreprises et organismes à différents stades de leurs projets de développement du capital humain.
Thèses
Accueil   /   Thèses   /   Réalisation de grilles MOSFET au nœud sub-10nm sur FD-SOI

Réalisation de grilles MOSFET au nœud sub-10nm sur FD-SOI

Défis technologiques Matériaux et applications Matériaux et procédés émergents pour les nanotechnologies et la microélectronique Sciences pour l’ingénieur

Résumé du sujet

Dans le cadre du projet NextGen et du ChipACT Européen permettant d’assurer la souveraineté et la compétitivité de la France et de l’Europe en matière de nano-composants électroniques, le CEA-LETI lance la conception de nouvelles puces FD-SOI. Déjà présents au quotidien dans le secteur de l’automobile ou des objets connectés, les transistors FD-SOI 28-18nm sont produits en grand volume par des fondeurs de la microélectronique tel que STMicroelectronics. Cette technologie se base sur une architecture innovante permettant la réalisation de transistors plus rapides, fiables et moins énergivores que les transistors sur substrats massifs. Le passage au nœud de 10nm permettra d’améliorer les performances de cette technologie tout en étant compatible avec les enjeux de sobriété énergétique et les défis de la miniaturisation.
Le transistor à effet de champ FET (« Field-Effect Transistor ») au nœud 10nm nécessite un empilement de grille complexes de type silicium/isolant high-k/métal. L’ajout du diélectrique high-k permet de diminuer les courants de fuite de la grille, mais son utilisation couplée à la miniaturisation des composants induit de nouvelles difficultés sur le comportement électrique du FET liées à l’hétérogénéité des matériaux constituant l’empilement de grille. Pour tenter de résoudre ces difficultés, ce doctorat se focalise sur un assemblage incluant le dépôt de films métalliques extrêmement minces sur high-k et permettant un ajustement de la tension de seuil des transistors. Afin d’étudier ces couches et réaliser les dépôts métalliques, le CEA-LETI s’équipe d’un équipement PVD de co-pulvérisation muti-cathodes sur tranche de silicium 300mm. Il permettra de réaliser des alliages et couches métalliques complexes ajustés en composition avec un contrôle de l’épaisseur à l’échelle de l’atome.

Laboratoire

Département des Plateformes Technologiques (LETI)
Service des procédés de Dépôts
Laboratoire
Top envelopegraduation-hatlicensebookuserusersmap-markercalendar-fullbubblecrossmenuarrow-down