Les performances du transistor CMOS dépendant de la réduction de la résistivité des contacts électriques, l’amélioration du procédé de siliciuration auto alignée est un point clé pour atteindre les exigences de l’ITRS relatives aux futurs noeuds technologiques. La réaction entre une fine couche métallique (Ni1-yPty < 10nm) et le substrat de silicium permet de diminuer les résistances d’accès aux zones source et drain du transistor. Déposé par PVD sur toute la plaque, le métal, sous l’effet d’un traitement thermique, réagit préférentiellement avec les zones semiconductrices plutôt que diélectriques. Le métal non réagi est ensuite gravé dans une solution acide sélective au siliciure métallique. Au vu des nouvelles spécifications (couches ultra fines d’alliages à base de Ni, diminution des budgets thermiques menant à des siliciurations partielles, introduction de nouveaux métaux) requises pour les noeuds technologiques avancés (C20nm et C14nm), la capacité à retirer chimiquement les excès de métal non réagi sur les zones diélectriques doit être évaluée. Dans la salle blanche du CEA-LETI, le candidat sera amené à travailler sur des solutions chimiques innovantes pour graver sélectivement différentes couches métalliques (Ni, Pd, NiCo, NiPd). Les premiers tests conduits sur échantillons permettront d’établir les cinétiques d’attaque et la sélectivité globale sur dispositifs. Avec différentes techniques de caractérisation (TXRF, XRR, AFM, SEM, TEM, XRD), l’interaction des résidus métalliques avec le diélectrique et le comportement de la solution de retrait vis à vis des zones siliciuréees (rugosité, résistivité) seront étudiés. Différents semi-conducteurs (Si, SiGe…) et diélectriques (SiO2, SixNy…) seront investigués. Dans un second temps, les procédés de retrait sélectif les plus prometteurs seront implémentés sur un équipement 300 mm avant d’être intégrés et testés morphologiquement et électriquement sur des substrats comportant des architectures critiques.