Les transistors CFET (Complementary Field Effect Transistors) représentent une nouvelle génération de dispositifs CMOS empilés verticalement, offrant un fort potentiel pour poursuivre la miniaturisation des circuits intégrés et répondre aux exigences du calcul haute performance.

L’objectif de cette thèse est d’étudier et d’optimiser la mise en contrainte du canal de conduction afin d’accroître la mobilité des porteurs et d’améliorer les performances électriques des CFET. Le travail portera à la fois sur la modélisation numérique des procédés technologiques, réalisée par éléments finis, et sur la caractérisation expérimentale des déformations cristallines à l’aide de la microscopie électronique en transmission couplée à la diffraction électronique précessionnée (TEM-PED).

La partie modélisation visera à prédire les distributions de contraintes et leur impact sur les propriétés électriques, en intégrant la complexité des empilements technologiques et des étapes critiques du procédé, telles que l’épitaxie. En parallèle, la caractérisation par TEM-PED permettra de mesurer les champs de déformation et de confronter les simulations aux observations expérimentales.

L’ensemble du travail consistera à développer des outils de modélisation et des méthodologies de caractérisation adaptés à ces structures avancées, afin d’améliorer la précision spatiale, la reproductibilité et la compréhension des mécanismes de contrainte au cœur des transistors CFET.