Les systèmes matériels modernes, comme les processeurs RISC-V ou les accélérateurs matériels, reposent sur des simulateurs fonctionnels et des modèles de vérification formelle pour garantir leur bon fonctionnement, leur fiabilité et leur sécurité. Aujourd’hui, ces modèles sont majoritairement développés manuellement à partir des spécifications, ce qui demande beaucoup de temps et devient de plus en plus complexe à mesure que les architectures évoluent.

Cette thèse propose d’explorer l’utilisation des grands modèles de langage (LLMs) pour automatiser la génération de modèles matériels fonctionnels et formels à partir de spécifications de conception. Le travail consistera à concevoir une méthodologie permettant de produire des modèles exécutables (par exemple des simulateurs) et des modèles formels cohérents, tout en augmentant la confiance dans leur correction. Pour cela, la thèse s’appuiera sur des boucles de retour issues des outils de simulation et de vérification formelle, combinées à des techniques d’apprentissage par renforcement.

Les résultats attendus sont une réduction significative de l’effort de modélisation manuelle, une meilleure cohérence entre les différents modèles, et une validation de l’approche sur des cas d’étude réalistes, notamment autour des architectures RISC-V et des accélérateurs matériels.